王占國

硅微電子技術(shù)的“物理極限”

硅微電子技術(shù)是不是可以按照《摩爾定律》永遠發(fā)展下去呢？目前硅的集成電路大規(guī)模生產(chǎn)技術(shù)已經(jīng)達到90 nm ～ 65 nm，很快將實現(xiàn)45 nm，32 nm技術(shù)也在實驗室研制成功.根據(jù)預測，到2016年，硅集成電路技術(shù)的線寬可能達到22 nm，2022年達到10 nm.這個尺度被認為是硅集成電路的“物理極限”.就是說，尺寸再減小，就會遇到很多難以克服的問題.當然這里說的10 nm，并不是一個最終的結(jié)論.隨著技術(shù)的發(fā)展，特別是納米加工技術(shù)的發(fā)展，也可能把這個“極限”尺寸進一步減小，但總有一天，當代的硅微電子技術(shù)會走到盡頭.

隨著集成電路特征線寬進入納米尺度后（小于100 nm），硅微電子技術(shù)必然要遇到許多難以克服的問題，如金屬氧化物半導體（MOS） 【注 】器件溝道摻雜原子的統(tǒng)計分布漲落問題.比如說長度為100 nm的源和漏電極之間，摻雜原子也只有100個左右，要保證這100個原子在成千上萬個器件里的分布保持一致，顯然是不可能的，至少也是非常困難的.也就是說雜質(zhì)原子分布的漲落，將導致器件性能不一．性質(zhì)不一致，就難保證電路的正常工作.又如MOS器件的柵極下面的絕緣層就是二氧化硅（SiO2），它的厚度隨著器件尺寸的變小而變小，當溝道長度達到0．1 μm時，SiO2的厚度大概也在1 nm左右.盡管上面加的柵電壓很低，如1 nm上加0．5 V或者是1 V電壓，加在其上的電場強度就要達到每厘米5 mV ～ 10 mV以上，超過了材料的擊穿電壓.當這個厚度非常薄的時候，即使不發(fā)生擊穿，電子隧穿的幾率也很高，將導致器件無法正常工作.

隨著集成電路集成度的提高，芯片消耗的電能（功耗）也急劇增加，使其難以承受；現(xiàn)在電腦CPU的功耗已經(jīng)很高，如果說將來把它變成“納米結(jié)構(gòu)”，即不采用新原理，只是按《摩爾定律》走下去，進一步提高集成度，那么芯片消耗的電能就有可能把硅芯片自身熔化掉！另外一個問題是光刻技術(shù)，目前大約可以做到0．1 μm，雖然還有些正在發(fā)展的光刻技術(shù)，如X光、超紫外光刻技術(shù)等，但要滿足納米加工技術(shù)的需求，還相差很遠.再者，就是電路器件之間的互連問題，對每一個芯片來說，每1 cm2上有上千萬、上億只管子，管子與管子之間的連線的長度要占到器件面積的60％～70％，現(xiàn)在的連線就多達8層到10多層，盡管兩個管子之間的距離可以做得很小，但是從這個管子到另外一個管子，電子走的路徑不是直線，而要通過很長的連線.我們知道線寬越窄，截面越小，電阻越大，加上分布電容，電子通過引線所需的時間就很長，這就使CPU的速度變慢.另外納米加工的制作成本也很高，由于這些原因，硅微電子技術(shù)最終將沒有辦法滿足人類對信息量不斷增長的需求.

人們要想突破上述的“物理極限”，就要探索新原理、開發(fā)新技術(shù)，如量子計算機、光計算機等，它們的工作原理與現(xiàn)在的完全不同，尚處于初始的探索階段.在目前這個過渡期間，人們把希望放在發(fā)展新型半導體材料和開發(fā)新技術(shù)上，比如說GaAs、InP和GaN基材料體系，采用這些材料，可以提高器件和電路的速度以及解決由于集成度的提高帶來的功耗增加出現(xiàn)的問題.

注：金屬氧化物半導體（MOS）器件是由發(fā)射載流子的“源”電極，收集載流子的“漏”電極和金屬“柵”電極組成.在柵電極和源漏溝道區(qū)之間是SiO2絕緣層，柵極用于控制源漏之間的溝道電流.

GaAs和InP單晶材料

化合物半導體材料，以砷化鎵（GaAs）為例，有以下幾個特點，一是發(fā)光效率比較高，二是電子遷移率高，同時可在較高溫度和在其他惡劣的環(huán)境下工作，特別適合于制作超高速、超高頻、低噪音的電路．它的另一個優(yōu)勢是可以實現(xiàn)光電集成，即把微電子和光電子結(jié)合起來．光電集成可大大提高電路的功能和運算的速度.近年來，將硅微電子技術(shù)和GaAs ／ InP基的光電技術(shù)結(jié)合起來，優(yōu)勢互補，構(gòu)建硅基混合光電集成電路的想法，逐漸取得了共識，很可能成為硅微電子技術(shù)遇到物理極限時，即“后摩爾時代”的一個主要技術(shù).

責任編輯程哲

“本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文”