摘要：介紹了一種基于AD9230的高速信號處理器，給出了系統(tǒng)實現(xiàn)的具體方案，并對各部分硬件電路的設計進行了闡述。該信號處理器可以在硬件平臺不變的情況下，通過改變軟件程序即實現(xiàn)不同功能并應用于不同的系統(tǒng)，具有較高的通用性和實用價值。

關鍵詞：高速信號處理器 FPGA 軟件無線電

1.引言

隨著電子技術的發(fā)展，高速A/D轉(zhuǎn)換器件以及高速信號處理芯片的推陳出新，高速信號處理器具有處理速度快、靈活、精確、抗干擾能力強、體積小及可靠性高等優(yōu)點，滿足了對信號快速、精確、實時處理及控制的要求[1]。

本文主要采用了ADI公司生產(chǎn)的高速A/D模數(shù)轉(zhuǎn)換器AD9230實現(xiàn)信號的采集，利用ALTERA公司生產(chǎn)的Stratix系列器件EP1S60完成信號的預處理，最后利用TI公司定點DSP芯片TMS320C6202完成高速信號處理算法的實現(xiàn)。

2.系統(tǒng)工作原理及組成

該高速信號處理器的系統(tǒng)組成框圖如圖1所示，主要包括了系統(tǒng)時鐘產(chǎn)生電路、信號調(diào)理電路、模擬數(shù)字轉(zhuǎn)換電路、FPGA及其外圍電路以及DSP電路。具體的高速信號處理器原理框圖如圖1所示。

2.1 時鐘電路設計

ADF4360芯片提供8 /9或16 /17兩種計數(shù)模式，一般情況下，當輸出頻率較高的時候選用16 /17計數(shù)器，輸出頻率較低的選用8 /9計數(shù)器。其中f0進行A 次(P+1)分頻和(N-A)次P分頻[2]，最終輸出f0=[(P×B)+A]×fDDS/R。根據(jù)該芯片的配置時序以及上述公式，選擇參考時鐘為12MHz，最終輸出200MHz，按公式計算出各個參數(shù)后，通過對R、C、N三個寄存器寫24bit控制字即可完成配置。由于該系統(tǒng)中CN=10uF，因此C寄存器和N寄存器之間的時間間隔T必須滿足T≥10ms[3]。

2.2 AD采樣電路

AD9230是ADI公司推出的一種12位、250MSPS的高速、低功耗A/ D轉(zhuǎn)換器。AD9230具有片內(nèi)基準電壓和跟蹤和保持，兩個并行LVDS輸出模式(ANSI-644和IEEE 1596.3降范圍連接)，以便更好和FPGA接口，而雙數(shù)據(jù)速率(DDR)模式能減半所需并行輸出數(shù)。DDR以及IEEE 1596.3降低了連接LVDS范圍選擇，進一步把功耗降低到385 mW[4]。

2.3 FPGA電路設計

該設計中FPGA采用的是ALTERA公司Stratix系列器件EP1S60。Stratix系列FPGA是ALTERA公司于2002年新推出的高密度FPGA器件，基本結(jié)構(gòu)主要包括：邏輯陣列塊（LABs），每個邏輯陣列塊由10個邏輯單元（LE）組成，LABs用于實現(xiàn)用戶設計的邏輯功能；輸入輸出塊（IOBs），IOBs提供封裝引腳和LAB之間的接口，LABs利用一個通用的布線矩陣實現(xiàn)互連。此外，Stratix系列器件結(jié)構(gòu)還包括以下與布線矩陣相連的一些電路：TriMatrix存儲塊，時鐘延遲鎖相環(huán)（PLL）[5]。

該設計中配置器件EPC16采用被動串行方式加載FPGA，用下載線單獨加載FPGA 時，Mode選項用JTAG方式；用下載線單獨加載EPC16時，Mode選項可以在JTAG方式和被動串行方式之間選擇，具體FPGA 與EPC16的連接如圖2所示。

2.4 DSP電路設計

該系統(tǒng)DSP采用的TI公司定點TMS320C6202，C6202能否正常工作，從原理角度來分析只與芯片本身一些信號的設置有關系。TMS320C6202整個EMIF外部空間最大容量為64MB，處理器內(nèi)部將它分成四個子空間，并對每個子空間提供獨立的選通信號，即CE0-CE3。當處理器設置為ROM引導時，上電后首先從CE1空間讀取64KB數(shù)據(jù)到地址0處，然后程序從地址0處開始執(zhí)行，所以引導FLASH必須配置在CE1地址空間。TMS320C6202有兩種存儲器映射方式：MAP0和MAP1。通過擴展總線的XD[4..0]利用上拉/下拉電阻進行復位時的芯片啟動模式設置。系統(tǒng)中將存儲器映射方式設置為1，即地址0處的存儲器在內(nèi)部，芯片自加載方式為8bitROM方式[6]。

3.結(jié)論

本文介紹了一種基于AD9230的高速信號處理器的設計與實現(xiàn)，該設計基于軟件無線電設計理念，利用高速A/D轉(zhuǎn)換器實現(xiàn)信號的采集，同時該設計中采用了高端的FPGA實現(xiàn)信號的預處理，由于FPGA具有設計靈活、可編程的特點，因此，可以采用硬件描述語言實現(xiàn)部分復雜的算法，其處理速度方面具有較高的性能。利用DSP最終實現(xiàn)高速信號處理器中的復雜算法。基于AD9230的高速信號處理器具有較強的通用性，可廣泛應用于各種工程領域，具有一定的應用價值?！?/p>

參考文獻：

[1] 蒲凱，陳福深，龔赤坤. 基于FPGA的高速信號處理系統(tǒng)設計與實現(xiàn)[J]，電子元器件應用，2008.10

[2] 林巧莉.基于ADF4360系列的小型化頻率綜合器設計 [J]. 電訊技術，2008.10

[3] 張星 周克生. 基于ADF4360-7的頻率合成系統(tǒng) [J]．世界電子元器件，2007.2

[4] 沈琰 李龍江. AD9240及其在中頻數(shù)字化接收機中的應用[J]，科學技術與工程，2009.2

[5] 丁智青，王春峰，楊輝. 某寬帶一維成像系統(tǒng)的FPGA設計技巧[J]，電子工程，2007.4

[6] 黃斌，李曉明，王晶.基于TMS320C6202B的100M超高速數(shù)據(jù)采集系統(tǒng)[J]，儀器儀表用戶，2004.11

作者簡介：楊寶華（1982-），男，蒙古族，內(nèi)蒙古鄂爾多斯，西北民族大學計算機科學與信息工程學院（二級單位），學生，專業(yè)計算機科學與技術。