王漢祥　李富華　謝衛(wèi)國

摘 要：為了解決傳統(tǒng)上電復(fù)位電路二次上電時易失效的問題，提出以比較器結(jié)構(gòu)為基礎(chǔ)，由帶隙基準(zhǔn)、電阻網(wǎng)絡(luò)和邏輯電路等組成的高可靠性的上電復(fù)位解決方案。并增加復(fù)位延時電路，進一步提高復(fù)位可靠性。使用0.6 μm雙層多晶硅N阱CMOS工藝模型，利用HSpice對其功能仿真，結(jié)果表明該電路3.3 V工作電壓下的閾值電壓為3.08 V，復(fù)位延時時間為100 ms，能穩(wěn)定可靠地提供復(fù)位信號，可適用于電腦、微控制器以及便攜式電子產(chǎn)品的電源監(jiān)控。

關(guān)鍵詞：上電復(fù)位；帶隙基準(zhǔn)；溫度系數(shù)；運算跨導(dǎo)放大器；激光調(diào)整

中圖分類號：TP368.1文獻標(biāo)識碼：B

文章編號：1004 373X(2009)02 012 04

Design of Power－on Reset Chip with High Reliability

WANG Hanxiang,LI Fuhua,XIE Weiguo

(Electronics and Information Engineering,Soochow University,Suzhou,215021,China)

Abstract：Based on problem of the conditional Power－on Reset(PoR) is easy to fail when powering on again,a comparator structure is proposed,which is implemented by bandgap reference,resistance network and logic block.Reset timeout delay block is added to make it much more reliable.The function simulation by Hspice using 0.6 μm–double poly－N well CMOS process shows that when the circuit working under the supply voltage of 3.3 V,the threshold of supply voltage is 3.08 V and the reset timeout delay is set to 100 ms.The results demonstrate that the design can supply a stable and reliable PoR signal and be used to monitor power supplies in computers,microprocessors and portable equipment.

Keywords：power－on reset;bandgap;temperature coefficient;OTA;laser trimming

0 引 言

現(xiàn)代科技領(lǐng)域?qū)﹄娮赢a(chǎn)品性能的要求越來越高，微處理器系統(tǒng)的穩(wěn)定性和抗干擾能力是電子工程師面臨的一大難題，電源監(jiān)控技術(shù)就是解決這一難題的有效手段之一。上電時上電復(fù)位（Pow－on Reset,PoR）電路對數(shù)字電路中移位寄存器、D觸發(fā)器和計數(shù)器、模擬電路中的振蕩器、比較器等單元電路進行復(fù)位，保證電路在上電過程能正確啟動［1,2］。上電復(fù)位信號在電源電壓上升過程中一直保持低電平（有效復(fù)位電平），直到電源電壓穩(wěn)定達到系統(tǒng)規(guī)定的正常工作電壓后轉(zhuǎn)變?yōu)楦唠娖健?/p>

傳統(tǒng)上電復(fù)位電路是利用電容上的電壓不能突變，通過RC充電來實現(xiàn)。盡管 “充電箝位”電路可以改善上電沒有器件限制電容C充電的問題，但這種結(jié)構(gòu)在二次上電時仍有可能出現(xiàn)失效［3］。在此基于比較器型復(fù)位電路［3］，設(shè)計了高精度的帶隙基準(zhǔn)、比較器、用于門限設(shè)置及檢測的內(nèi)部電阻網(wǎng)絡(luò)和復(fù)位延時電路，有效解決二次上電失效，具有高可靠性。

1 電路設(shè)計與分析

1.1 上電復(fù)位電路的結(jié)構(gòu)和原理

為了解決傳統(tǒng)上電復(fù)位電路的二次上電可能出現(xiàn)錯誤的問題，這里基于比較器結(jié)構(gòu)設(shè)計了精準(zhǔn)的帶隙基準(zhǔn)作為比較基準(zhǔn)，其中電阻網(wǎng)絡(luò)用于設(shè)置和檢測電壓，采用延時電路減小電壓紋波的影響，提高了復(fù)位信號的可靠性，結(jié)構(gòu)如圖1所示。在上電過程中，reset一直保持低電平，當(dāng)電源電壓達到預(yù)設(shè)的閾值電壓后，采樣電壓高于基準(zhǔn)電壓V﹔ef，比較器輸出狀態(tài)改變，邏輯電路控制時鐘電路產(chǎn)生延時，100 ms后reset變?yōu)楦唠娖?，完成?fù)位。

圖1 POR的系統(tǒng)框圖

1.2 偏置電路

精確的偏置電流是整個電路準(zhǔn)確運行的基礎(chǔ)，因此設(shè)計一種與電源電壓無關(guān)的偏置電流I ［4］，如圖2所示，其中：

ИW1L1=KW2L2,W4L4=W3L3

V〨S2－V〨S1=IR1

I=12·μC㎡X猈1L1(V〨S1－V﹖h1)2

I=12·μC㎡X猈2L2(V〨S2－V﹖h2)2И

忽略體效應(yīng)，聯(lián)解上式得：

ИI=2μC㎡X猈2/L2·1R21(1－1K)2И

由上式可知偏置電流與電源電壓無關(guān)，但電阻具有溫度系數(shù)，為了減小偏置電路的溫度系數(shù),電阻由正負溫度系數(shù)的電阻按比例串聯(lián)組成。poly2電阻為負溫度系數(shù)，而N阱電阻為正溫度系數(shù)，兩者結(jié)合可以實現(xiàn)零溫度系數(shù)。

圖2 偏置電路

圖2中M5~M7組成啟動電路，克服自偏置電路的零偏置點。NB，PB為偏置電流的鏡像電流，為帶隙基準(zhǔn)、比較器電路和時鐘電路提供偏置。

1.3 帶隙基準(zhǔn)電路

作為比較器的比較基準(zhǔn)，其高穩(wěn)定性是比較結(jié)果準(zhǔn)確性的關(guān)鍵，因此設(shè)計了一種低溫度系數(shù)與電源電壓無關(guān)的帶隙基準(zhǔn)［5－9］。帶隙基準(zhǔn)由電源電壓產(chǎn)生穩(wěn)定精確的V﹔ef，能克服電源電壓的波動、溫度的變化以及工藝誤差等影響，輸出穩(wěn)定的參考電壓。利用V〆b和V璗的溫度特性來進行溫度補償，實現(xiàn)零溫度系數(shù)。

圖3為帶隙基準(zhǔn)電路結(jié)構(gòu)圖，A，B點為運放的兩個輸入端，運放閉環(huán)，A，B兩點等電位。

ИI2=ΔV〆b/R1

V﹔ef=V〆b2+I2(R1+R2)

ΔV〆b=V璗ln(mn)

V﹔ef=V〆b2+V璗ln(mn)(R1+R2)/R1И

式中，m為R2與R3的比值；n為Q2 與Q1 的比值；V〆b為負溫度系數(shù)；V璗為正溫度系數(shù)。所以選擇合適的電阻比值和晶體管的面積比值，可以使輸出參考電壓獲得最小的溫度系數(shù)，當(dāng)然電阻本身同樣具有溫度系數(shù)，但電阻以比值出現(xiàn)，可以忽略其影響。M1~M10構(gòu)成運算跨導(dǎo)放大器［10］,C1為運放的相位補償，保證60°的相位裕度。

圖3 帶隙基準(zhǔn)

1.4 比較器電路

比較器電路用于監(jiān)測電源電壓變化，能比較的電平越低越好，即具有較高的靈敏度。因此采用經(jīng)典的二級比較器［11］，它具有很高的開環(huán)增益，高于60 dB。合理設(shè)置差分輸入管M1，M2和電流鏡負載M3，M4的尺寸，保證了比較器低的失調(diào)電壓。選擇合適的尾電流大小，能提高壓擺率，優(yōu)化比較器的響應(yīng)速度。其高增益、低失調(diào)、快速度特性保證了比較器準(zhǔn)確對電源電壓的監(jiān)控。圖4中M1~M5為第一級；M6，M7為第二級；I1，I2為2個緩沖級。

圖4 比較器

1.5 時鐘電路

為了增加復(fù)位信號的可靠性，這里增加了復(fù)位延時。其主要由振蕩器和分頻器組成，如圖5所示。㎝1~M7和C1構(gòu)成振蕩器，EN為使能信號。EN為低電平時，振蕩器開始工作，M5導(dǎo)通，M3，M4組成的電流源通過M5對電容C1充電；當(dāng)電容上的電壓上升到施密特觸發(fā)器的V+時，施密特觸發(fā)器反相，M6導(dǎo)通，電容通過M1，M2構(gòu)成的電流沉放電；當(dāng)電容上的電壓下降到施密特觸發(fā)器的V璤時，密特觸發(fā)器反相，M5導(dǎo)通，這樣周而復(fù)始，產(chǎn)生時鐘信號。

圖5 時鐘電路

t┏淶紿=C1(V+－V－)/I┏淶紿，

t┓諾紿=C1(V+－V－)/I┓諾紿，T=t┏淶紿+t┓諾紿

分頻器的作用是產(chǎn)生一定的延時來觸發(fā)復(fù)位信號，增加復(fù)位信號的可靠性。其主要由一串D觸發(fā)器構(gòu)成的二分頻電路構(gòu)成，NЪ抖分頻構(gòu)成的延時為：

Иt┭郵豹=2N2T=2N-1猅И

1.6 采樣電路

采樣電路由電阻網(wǎng)絡(luò)實現(xiàn)，主要用于采集電源的變化。圖1中的R1和R2構(gòu)成采樣電路，V〤C_th為電源電壓的門限電壓，則：

ИV〤C_det=V〤C猂2/(R1+R2)И

臨界點為：

ИV〤C=V〤C_th,V〤C_det=V﹔efИ

因此：

ИR2/R1=V﹔ef/(V〤C_th－V﹔ef)И

靜態(tài)電流為：

ИI璹=V〤C猂1+R2И

考慮到靜態(tài)電流，要求采樣電阻阻值較大，一般2個采樣電阻（即R1，R2）需大于100 kΩ。用較小的等阻值的電阻串聯(lián)來提高精度，所以在版圖中設(shè)計一些被短接的預(yù)留電阻，并通過激光調(diào)整的方法或修改頂層金屬連線來調(diào)節(jié)電阻。電阻的高精度和良好的匹

配性保證了被采集電源信號的準(zhǔn)確性。

2 電路仿真

利用0.6 μm的CMOS工藝模型和HSpice仿真器，對設(shè)計的PoR進行仿真和優(yōu)化。以下為仿真的主要結(jié)果。

帶隙基準(zhǔn)的正常啟動和精確性對PoR的準(zhǔn)確工作至關(guān)重要。圖6是對帶隙基準(zhǔn)啟動過程的仿真，圖中可見當(dāng)電源上電過程中，帶隙基準(zhǔn)電路正常啟動；圖7是V﹔ef隨電源電壓V〤C的變化特性，由圖可知，在電源電壓V〤C變化范圍內(nèi)(2.0~3.3 V),V﹔ef僅有2.5 mV的變化。

圖6 帶隙基準(zhǔn)的啟動

圖7 V﹔ef隨電源電壓V〤C的變化特性

圖8是對上電復(fù)位電路的上電、掉電和二次上電的仿真，圖中可以看出電源緩慢上電， reset一直保持低電平，當(dāng)超過3.08 V后振蕩器開始工作，經(jīng)過8個振蕩周期reset變?yōu)楦唠娖健?/p>

圖8 POR上電、掉電、二次上電的仿真

電源電壓掉電低于3.08 V，reset變?yōu)榈碗娖?，再次上升達到電源閾值電壓8個振蕩周期后reset又變?yōu)楦唠娖健７抡娼Y(jié)果表明PoR具有高可靠性。為了減少仿真時間，本圖仿真采用的是16分頻器，而不是實際的100 ms延時。

3 版圖設(shè)計

作為設(shè)計與制造的紐帶，版圖的地位至關(guān)重要，模擬集成電路的性能很大程度受版圖因素的影響［12］。以下為版圖設(shè)計中的一些注意點：

（1） 該帶隙基準(zhǔn)PNP管的面積比是8∶1，做成3∶3∶3的結(jié)構(gòu)，將面積為1的管子置于中心，保證匹配性；

（2） 該設(shè)計與電阻密切相關(guān)，電阻的失配會產(chǎn)生誤差，將電阻做成叉指相間的形式，盡量減小電阻的不匹配；

（3） 運放的差動輸入對的失配會產(chǎn)生失配影響電路性能，將差動對做成十字交叉形式，保證其對稱性；

（4） 偏置電流要相對對稱，減小失配引入的誤差；

（5） 參考電壓要遠離跳變電壓，總體布局時考慮到應(yīng)力因素，將匹配性要求高的電路盡量置于應(yīng)力較小處。

4 結(jié) 語

設(shè)計了一種由精確的帶隙基準(zhǔn)比較器，用于門限設(shè)置和檢測的內(nèi)部電阻網(wǎng)絡(luò)等組成的上電復(fù)位，具有復(fù)位延時，可以準(zhǔn)確可靠提供復(fù)位信號，還具有良好的性能，可廣泛用于處電腦、微控制器以及各種便攜式電子產(chǎn)品中，實現(xiàn)對系統(tǒng)電壓、電源電壓和電池的監(jiān)控。

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作者簡介 王漢祥，蘇州大學(xué)電子信息學(xué)院。研究方向為模擬集成電路設(shè)計。