郝亮,孟立凡,劉燦,高建中

(中北大學 儀器科學與動態(tài)測試教育部重點實驗室,太原030051)

引 言

電纜故障是通信行業(yè)中的常見故障,而電纜測距是排除故障的前提條件。準確的電纜測距可以縮短發(fā)現(xiàn)故障點的時間,利于快速排除故障,減少損失。窄脈沖時域反射儀利用時域反射技術來測定電纜斷點位置,可以同時檢測出同軸傳輸系統(tǒng)中多個不連續(xù)點的位置、性質(zhì)和大小。窄脈沖信號持續(xù)的時間非常短暫,為了能夠有效地捕捉到窄脈沖信號,對A/D采樣率和處理器速率提出了較高的要求,傳統(tǒng)的數(shù)據(jù)采集已經(jīng)不能滿足系統(tǒng)設計需求。本文介紹的單路多次低速數(shù)據(jù)采集方案硬件結(jié)構(gòu)簡單,成本低,能夠滿足系統(tǒng)設計要求。

1 系統(tǒng)設計理論依據(jù)

根據(jù)電磁波理論,電纜即傳輸線。假若在電纜的一端發(fā)送一探測脈沖,它就會沿著電纜進行傳輸,當電纜線路發(fā)生障礙時會造成阻抗不匹配,電磁波會在障礙點產(chǎn)生反射。在發(fā)射端,由測量儀器將發(fā)送脈沖和反射脈沖波形記錄下來。實際測試中,具體障礙的波形有所差異:斷線(開路)障礙時,反射脈沖與發(fā)射脈沖極性相同;而短路、混線障礙時,反射脈沖與發(fā)射脈沖極性相反。波形如圖1所示。

圖1 發(fā)射脈沖與反射脈沖波形

設從發(fā)射窄脈沖開始到接收到反射脈沖波的時間為Δt,則 :

其中,v為脈沖波在電纜中的傳輸速度;l為電纜故障點與脈沖波送入端的距離。

由以上分析可知,在同一個固定障礙的線路上多次送入同一脈沖電壓,其反射脈沖將同樣地在同一位置多次出現(xiàn)。

要實現(xiàn)對反射窄脈沖的捕獲和1 m的測距分辨率(在波速為200 m/μ s的情況下),則=10 ns。即要求抽樣的時間分辨率為10 ns,對應的數(shù)據(jù)采集系統(tǒng)頻率高達100 MHz。同時,最大測量范圍是2 km時,要求發(fā)射脈沖的重復周期實際上,電磁波在電纜中的傳播速度可能小于200 m/μ s,這就要求發(fā)射脈沖的重復周期大于20 μ s。該時域反射已發(fā)射脈沖的重復周期 T=40 μ s,因此需要存儲的數(shù)據(jù)是40 μ s的時間間隔,每10 ns采集一個點,共需要4 K個存儲單元。

2 系統(tǒng)硬件設計

采集系統(tǒng)的硬件電路由單片機、A/D轉(zhuǎn)換器、隔離器、存儲器、地址發(fā)生器及相應的控制邏輯組成,其結(jié)構(gòu)如圖2所示。本文選用TI公司的單片機MSP430F149。

圖2 系統(tǒng)硬件結(jié)構(gòu)框圖

脈沖波形和反射波形在同一測試電纜線上是可多次重復出現(xiàn)的。只要發(fā)射脈沖產(chǎn)生一次,反射脈沖就會產(chǎn)生一次,而且波形是相似的。當要求對波形進行100 M Hz的數(shù)據(jù)采集時,只需使用轉(zhuǎn)換速率為25 MHz的 A/D轉(zhuǎn)換器進行4次采樣,每次的間隔時間為是10 ns。因此,可以采用該方案進行數(shù)據(jù)采集,將系統(tǒng)設計的成本降到最低,滿足電纜測試的高精度要求。

3 系統(tǒng)軟件設計

3.1 單片機控制部分的設計

單片機控制部分主要完成系統(tǒng)清零和數(shù)據(jù)讀出。其具體功能是:負責A/D轉(zhuǎn)換過程的啟動及控制;對采樣后存儲于存儲器內(nèi)的采集數(shù)據(jù)進行處理。其中,P2口用作數(shù)據(jù)端口,P1.0為系統(tǒng)清零位(包括地址以及控制邏輯部分),P1.1控制A/D轉(zhuǎn)換器與存儲器的連接和斷開,P1.2為采集完成位,P1.3讀出數(shù)據(jù)地址信號控制,P1.4完成對存儲器的讀寫控制。

系統(tǒng)上電后,單片機首先控制A/D轉(zhuǎn)換器直接和存儲器連接,接著給出系統(tǒng)清零信號,將地址和控制邏輯的計數(shù)器清零,等待觸發(fā)脈沖的到來,單片機進入低功耗模式。開始數(shù)據(jù)采集后,單片機以中斷方式來判斷采集是否完成;采集完成后P1.2產(chǎn)生中斷信號,喚醒單片機;系統(tǒng)再一次清零并斷開A/D轉(zhuǎn)換器和存儲器的連接,控制地址發(fā)生器將存儲在里面的數(shù)據(jù)讀出,一次采集就完成了。

3.2 FPGA控制邏輯的設計

窄脈沖時域反射儀要求的分辨率較高,所以要求的采樣頻率相當高。例如,要實現(xiàn)1 m的測距分辨率(在波速為200 m/μ s的情況下),要求波形抽樣的時間分辨率約為10 ns,對應的數(shù)據(jù)采樣頻率達100 MHz[3]。

邏輯控制要實現(xiàn)對一固定波形多次采樣,并進行波形拼湊。實現(xiàn)高速數(shù)據(jù)采集電路,即將需一次完成的100 MHz高速采樣[2]轉(zhuǎn)換為較低頻率的4次采樣,將各次采樣的結(jié)果進行重新組合,以拼湊出一個完整的100 M Hz采樣波形。系統(tǒng)的實際數(shù)據(jù)采樣速率為25 MHz,采樣時間間隔為40 ns。每完成一次波形測試,儀器要連續(xù)發(fā)射4次脈沖,數(shù)據(jù)采集電路啟動 4次。由于障礙點是固定的,每次發(fā)射脈沖時儀器接收到的脈沖反射波形是相似的,只不過發(fā)射脈沖的時刻與啟動采樣的時刻延時分別從0 ns、以10 ns為間隔增加到40 ns。

3.2.1 FPGA的控制流程

FPGA的控制流程如圖3所示。硬件邏輯控制模塊可以產(chǎn)生高速數(shù)據(jù)采集所需的A/D轉(zhuǎn)換器和存儲器的控制信號。

圖3 FPGA的控制流程

3.2.2 FPGA控制邏輯的具體實現(xiàn)

高速數(shù)據(jù)采集[1]控制邏輯的設計主要包括:脈沖個數(shù)檢測電路的設計和讀寫存儲器的地址邏輯生成部分的設計。

OP信號產(chǎn)生原理圖如圖4所示。

圖4 OP信號產(chǎn)生原理圖

脈沖個數(shù)檢測電路是通過2個2位的計數(shù)器來實現(xiàn)的。連接 TRIG(觸發(fā)啟動信號)的計數(shù)器(啟動計數(shù)器),判斷當前是第幾個脈沖,它的狀態(tài)過程是00→01→10→11,連接 100 MHz晶體振蕩器的計數(shù)器(晶振計數(shù)器)用來統(tǒng)計10 ns脈沖的個數(shù)。也就是說,當連接觸發(fā)啟動信號的計數(shù)器從 00→01時,晶振計數(shù)器是00狀態(tài),這時后面的狀態(tài)選擇輸出一個由低到高的躍變OP(輸出脈沖),控制后面25 M Hz數(shù)據(jù)采集開始。當啟動計數(shù)器又有一個觸發(fā)過來(從01→10)時,晶振計數(shù)器就開始從00→01,也就是統(tǒng)計一個10 ns。統(tǒng)計完以后,后面的狀態(tài)選擇又輸出一個由低到高的躍變OP,開始 25 MHz數(shù)據(jù)采集。以次類推,分別是延遲20 ns和30 ns開始數(shù)據(jù)采集。

得到的OP仿真圖如圖5所示。

在邏輯控制設計完成后,將最后得到的25 MHz時鐘輸入17位計數(shù)器。每次上升沿到來,地址加1,生成的地址信號使得采樣的信號存入對應的地址單元。使用Q9位是為了讓輸出端可以產(chǎn)生低電平,從而在采樣數(shù)據(jù)到達所需個數(shù)時,有一個上升沿來觸發(fā)其所控制的觸發(fā)器,使得數(shù)據(jù)采樣暫停,等待下一次采樣。Q12用作反饋,數(shù)據(jù)采樣到了4K后通過它進行反饋,停止A/D芯片的工作,同時將地址計數(shù)器清零,準備數(shù)據(jù)讀出。當存儲器存滿4K的數(shù)據(jù),AP_OE輸出高電平,用于控制A/D芯片和內(nèi)部地址計數(shù)器?？梢钥吹?地址計數(shù)器在數(shù)據(jù)采集到達4K后也清零,在初始的位置等待數(shù)據(jù)的讀出。系統(tǒng)控制原理圖如圖6所示。

系統(tǒng)控制仿真圖如圖7所示。

4 結(jié) 論

本系統(tǒng)在 MSP430F149單片機和FPGA控制下,通過多次低速數(shù)據(jù)采集并對采樣到的數(shù)據(jù)進行重組,實現(xiàn)了高達到100 M Hz的高速數(shù)據(jù)采集與存儲。該系統(tǒng)不但具有硬件成本低、系統(tǒng)功耗低的優(yōu)點,而且數(shù)據(jù)采樣頻率完全不受單片機速度的影響,只取決于所選用A/D轉(zhuǎn)換電路的速度和控制邏輯的設計。其測量結(jié)果準確度高,環(huán)境實用性強,可有效解決電纜斷點測定的難題。

圖5 OP仿真圖

圖6 系統(tǒng)控制原理圖

圖7 系統(tǒng)控制仿真圖

[1]楊理踐,于瀟宇,高松巍.基于FPGA的海量數(shù)據(jù)采集系統(tǒng)的設計[J].測控技術,2009(5).

[2]皮代軍,張海勇,葉顯陽.基于FPGA的高速實時數(shù)據(jù)采集系統(tǒng)設計[J].現(xiàn)代電子技術,2009(6).

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[5]劉軍,周東輝,周亞楠.一種深海長期觀測低功耗數(shù)據(jù)采集裝置[J].微計算機信息,2009(10).

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