陳 慧,云乃彰

(1.南京航空航天大學(xué),江蘇 南京 210016;

2.無(wú)錫職業(yè)技術(shù)學(xué)院電子信息技術(shù)學(xué)院,江蘇 無(wú)錫 214121)

DDS信號(hào)發(fā)生器的設(shè)計(jì)

陳 慧1,2,云乃彰1

(1.南京航空航天大學(xué),江蘇 南京 210016;

2.無(wú)錫職業(yè)技術(shù)學(xué)院電子信息技術(shù)學(xué)院,江蘇 無(wú)錫 214121)

利用現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)原理以及以DDS為核心的信號(hào)發(fā)生器的設(shè)計(jì),并給出了以單片機(jī)80C 51為內(nèi)核的FPGA的設(shè)計(jì)方案及信號(hào)發(fā)生器產(chǎn)生的仿真波形。

直接數(shù)字頻率合成技術(shù)(DDS);現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)

作為電子系統(tǒng)必不可少的信號(hào)源,在很大程度上決定了系統(tǒng)的性能,因而常稱之為電子系統(tǒng)的“心臟”。傳統(tǒng)的信號(hào)源采用振蕩器,只能產(chǎn)生少數(shù)幾種波形,自動(dòng)化程度較低,且儀器體積大,靈活性與準(zhǔn)確度差。而現(xiàn)在要求信號(hào)源能產(chǎn)生波形的種類多、頻率高,而且還要體積小、可靠性高、操作靈活、使用方便及可由計(jì)算機(jī)控制。為此可采用直接數(shù)字頻率合成(D irec t D igital Syn thesis,簡(jiǎn)稱DDS)技術(shù),把信號(hào)發(fā)生器的頻率穩(wěn)定度、準(zhǔn)確度提高到與基準(zhǔn)頻率相同的水平,并且可以在很寬的頻率范圍內(nèi)進(jìn)行精細(xì)的頻率調(diào)節(jié)。采用這種方法設(shè)計(jì)的信號(hào)源可工作于調(diào)制狀態(tài),可對(duì)輸出電平進(jìn)行調(diào)節(jié),也可輸出各種波形。

現(xiàn)在我們又可以采用FPGA/CPLD作為控制器,利用其豐富的I/O資源,并行處理數(shù)據(jù)。并且具有高密度、高速度、多功能、低功耗、設(shè)計(jì)靈活方便、可無(wú)限次反復(fù)編程等特點(diǎn),由FPGA/CPLD完成信號(hào)的產(chǎn)生、頻率控制、LED顯示等。該方案的系統(tǒng)方框圖如圖1所示,其優(yōu)點(diǎn)在于系統(tǒng)結(jié)構(gòu)緊湊,可以實(shí)現(xiàn)復(fù)雜的測(cè)量與控制。

圖1 FPGA控制框圖Fig.1 FPGA con tro l b lock diag ram

1 DDS基本工作原理

一個(gè)典型的DDS系統(tǒng)如圖2所示,相位累加器可以在時(shí)鐘的控制下完成相位的累加;相位/幅度碼轉(zhuǎn)換電路一般由正弦ROM查詢表實(shí)現(xiàn);D/A轉(zhuǎn)換電路,將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào);低通濾波器將DDS產(chǎn)生的混疊干擾濾除等四部分組成。

圖2 DDS基本原理框圖Fig.2 B asic b lock d iag ram of DDS

DDS技術(shù)的基本原理是利用采樣定理,通過(guò)查表法產(chǎn)生波形。它首先對(duì)需要產(chǎn)生的波形進(jìn)行采樣,將采樣值數(shù)字化存入存儲(chǔ)器作為查找表,然后再通過(guò)查找表將數(shù)據(jù)讀出,經(jīng)過(guò)D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量,把存入的波形重新合成出來(lái)。對(duì)每一個(gè)時(shí)鐘脈沖,N位加法器將頻率控制字FSW與累加寄存器輸出的累加相位數(shù)據(jù)相加,把相加后的結(jié)果送至相位累加器的輸入端。相位累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一時(shí)鐘的作用下繼續(xù)與頻率控制字FSW相加,如圖3所示,另一方面將這個(gè)值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路,幅度/相位轉(zhuǎn)換電路根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)數(shù)/模轉(zhuǎn)換和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。這其中導(dǎo)致了各種誤差,尤其是相位截?cái)嗾`差,因此各種雜波是不可避免的。

圖3 相位累加器原理框圖Fig.3 Schem atic diagram of the phase accum u lator

2 DDS信號(hào)發(fā)生器的設(shè)計(jì)

2.1 累加器模塊

相位累加器是DDS最基本的組成部分,由N位全加器和N位寄存器級(jí)聯(lián)而成,對(duì)代表頻率的二進(jìn)制碼進(jìn)行累加運(yùn)算,產(chǎn)生累加結(jié)果Y。相位累加器是一個(gè)典型的反饋電路,見(jiàn)圖3。若當(dāng)前相位累加器的值為∑n,經(jīng)過(guò)一個(gè)時(shí)鐘周期后變?yōu)椤苙 +1,則滿足:

由上式可見(jiàn)∑n為一等差數(shù)列,不難得出

其中∑0為相位累加器的初始相位值。

2.2 ROM查找表

DDS查詢表所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值,在每一個(gè)時(shí)鐘周期內(nèi),相位累加器輸出序列的高M(jìn)位對(duì)其進(jìn)行尋址,最后的輸出為該相位相對(duì)應(yīng)的二進(jìn)制正弦幅值序列。查找表時(shí)即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號(hào),以驅(qū)動(dòng)D/A轉(zhuǎn)換電路。

2.3 數(shù)模轉(zhuǎn)換器

數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬形式信號(hào)。DAC有電壓和電流輸出兩種,其輸出的信號(hào)并不能真正連續(xù)可變,而是以其絕對(duì)分辨率為最小單位的,所以其輸出實(shí)際上是一個(gè)階梯模擬信號(hào)。如圖4所示,最后通過(guò)低通濾波器平滑后得到一個(gè)純凈的正弦模擬信號(hào)。

圖4 DAC輸出的模擬信號(hào)Fig.4 O u tpu t ana log signal o f DAC

2.4 LED顯示模塊

LED顯示模塊主要是完成頻率控制字的顯示,頻率控制字控制著頻率的大小,而恰好此時(shí)的頻率控制字就是系統(tǒng)輸出波形的頻率,所以LED顯示的也是產(chǎn)生波形的頻率。

3 仿真波形與實(shí)驗(yàn)結(jié)果

3.1 DDS仿真圖

如圖5所示,累加器在時(shí)鐘信號(hào)(c lock)的作用下完成對(duì)各類調(diào)制信號(hào)的相位累加,累加后輸出的數(shù)據(jù)作為波形表模塊(lpm dff0)地址輸入信號(hào)。

3.2 系統(tǒng)測(cè)試結(jié)果如表1所示

表1 系統(tǒng)測(cè)試結(jié)果Tab.1 Test resu lts

4 總體設(shè)計(jì)

本設(shè)計(jì)采用FPGA器件是A ltera公司的Cyc lone II系列的EP2C 5T144,圖6為FPGA內(nèi)部電路結(jié)構(gòu)圖,以Q uartusⅡ8.1作為硬件開(kāi)發(fā)平臺(tái),采用DDS技術(shù)實(shí)現(xiàn)全數(shù)字波形信號(hào)發(fā)生器的研制,頻率步進(jìn)可以很小,切換速度快,頻率控制容易,電路設(shè)計(jì)簡(jiǎn)單。

該圖由以下幾個(gè)模塊組成:輸入信號(hào)c lock為 50M H z,信號(hào)來(lái)源于系統(tǒng)有源晶振,輸出頻率CO為125M Hz,輸出頻率C 1為12NHz;RAM的容量是256字節(jié);ROM的容量為4 k字節(jié);89C 51單片機(jī)核,單片機(jī)工作時(shí)鐘設(shè)在12M H z;C 1接到DDS的時(shí)鐘端,DDS的選擇端由單片機(jī)核的P3口的低四位控制,頻率控制字接在P1口。

通過(guò)仿真可產(chǎn)生基本波形:正弦波、三角波、方波和鋸齒波,如圖7和圖8所示。雖然市場(chǎng)上利用專用DDS芯片開(kāi)發(fā)的信號(hào)源比較多,它們輸出頻率高、波形好、功能也較多,但控制方式卻是固定的,因此不一定是我們所需要的。而利用FPGA則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能,具有良好的實(shí)用性。

圖5 DDS總體仿真圖Fig.5 O verall sim u lation d iag ram of DDS

圖6 FPGA內(nèi)部電路結(jié)構(gòu)圖Fig.6 In ternal circuit d iag ram of FPGA

圖7 正弦波、三角波波形仿真圖Fig.7 Sinew ave,triang lew ave sim u lation of figure

圖8 方波、鋸齒波波形仿真圖Fig.8 Squarew ave,saw too th w ave sim u lation d iagram

[1] 徐志軍,徐光輝.CPLD/FPGA的開(kāi)發(fā)與應(yīng)用[M].北京:電子工業(yè)出版社,2002.

[2] 潘 松,黃繼業(yè).EDA技術(shù)實(shí)用教程[M].北京:科學(xué)出版社,2005.

[3] 徐 欣,于紅旗,易 凡,等.基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)[M].北京:機(jī)械工業(yè)出版社,2005.

Design o fDDS Signa lGene ra to r

CHEN Hui1,2,YUN Nai-zhang1
(1.N an jing U n iversity of A eronau tics and A stronau tics,N an jing 210016,China;
2.E lectrical Info rm ation Institu te,W ux i Institu te of Techno logy,W ux i 214121,Ch ina)

The use of field p rog ramm ab le gate arrays fo r d irec t d igital frequency syn thesis p rincip le and w ith DDS as the co re of the signal generato r.D esign on 80C 51 sing le-chip m ic rocom pu ter as the co re of the FPGA and p resen t the sim u lation w ave fo rm from the signal generato r.

d irec t d igital frequency syn thesis;field p rog ramm ab le gate array

TN 911

A

1671-7880(2010)01-0028-04

2009-12-13

陳 慧(1980— ),女,江蘇丹陽(yáng)人,碩士研究生,無(wú)錫職業(yè)技術(shù)學(xué)院講師。