景建方 朱華兵

(海軍工程大學(xué) 武漢 430033)

基于FPGA的自動化集成平臺搭建*

景建方 朱華兵

(海軍工程大學(xué) 武漢 430033)

設(shè)計并搭建了數(shù)字電路自動化集成平臺,直接完成從電路圖protel網(wǎng)絡(luò)表向VHDL語言描述的對應(yīng)轉(zhuǎn)化,并通過可編程邏輯器件進(jìn)行集成取代原電路的分立數(shù)字邏輯器件。該設(shè)計適用于缺乏技術(shù)資料的進(jìn)口武器裝備指控系統(tǒng)電路板集成優(yōu)化。protel網(wǎng)絡(luò)表提供了相應(yīng)電路的元件信息和信號傳遞信息。設(shè)計算法,分四步依次提取待集成電路數(shù)字邏輯部分的網(wǎng)絡(luò)表,對應(yīng)VHDL語言描述的信號定義和端口定義,元件例化定義和信號賦值。通過xilinx ISE軟件綜合結(jié)果驗證轉(zhuǎn)化的正確性,對分立的原邏輯器件進(jìn)行功能仿真驗證和時序仿真驗證。生成比特流文件對FPGA進(jìn)行配置,進(jìn)行實驗驗證。目前已完成某指控系統(tǒng)文件編輯電路板的集成,證明了設(shè)計的有效性。

自動化集成平臺;FPGA;protel網(wǎng)絡(luò)表;VHDL

Class NumberTN402

1 引言

進(jìn)口武器裝備隨著服役年數(shù)的增加,指控系統(tǒng)電路板發(fā)生故障的頻率也出現(xiàn)上升的趨勢。解決的方法是單一地從國外進(jìn)口,不但耗費了大量的軍費開支,而且養(yǎng)成了對進(jìn)口備件的依賴,這在一定程度上限制了我軍的裝備保障能力,影響我軍的戰(zhàn)斗力。為了改變這種狀況,對電路板進(jìn)行備件研制從而取代單一進(jìn)口具有很重要的意義。

武器裝備出口方出于技術(shù)保密,出口裝備的同時只提供了指控系統(tǒng)的使用手冊,并沒有提供相關(guān)的設(shè)計資料,不能通過由上往下的功能模塊劃分完成系統(tǒng)集成。傳統(tǒng)的電路板備件研制是一對一的仿制。電路板調(diào)試的過程中存在大量的困難,往往需要很長時間才能完成一塊電路板的研仿。采用可編程邏輯器件FPGA進(jìn)行電路集成,取代原電路板眾多的分立數(shù)字邏輯器件,可加快研仿的速度,提高電路板的集成度,穩(wěn)定性,可靠性和可維修性。針對這種需求,本文基于FPGA搭建了自動化集成平臺。

2 Protel網(wǎng)絡(luò)表向VHDL語言描述轉(zhuǎn)化原理和流程

2.1 轉(zhuǎn)化原理

網(wǎng)絡(luò)表是電路原理圖編輯器和PCB編輯器之間的接口,從電路原理圖中生成的網(wǎng)絡(luò)表包含元件信息和連接信息。網(wǎng)絡(luò)表文件可以用來進(jìn)行PCB自動布線及電路的模擬仿真。VHDL語言對數(shù)字邏輯電路的層次化描述包括:端口定義,元件例化,信號定義和信號賦值。通過一定的算法,這些描述都可以從網(wǎng)絡(luò)表直接提取。

2.2 轉(zhuǎn)化流程

為了實現(xiàn)protel網(wǎng)絡(luò)表向VHDL語言描述的直接轉(zhuǎn)化,各個步驟都要設(shè)計相應(yīng)的算法流程,在此基礎(chǔ)上進(jìn)行綜合并搭建軟件平臺,具體流程如圖1所示。

圖1 轉(zhuǎn)化流程框圖

3 自動化集成軟件平臺的搭建

3.1 建立參照數(shù)據(jù)庫

本文所涉及的指控系統(tǒng)電路板多達(dá)57塊,分立的數(shù)字邏輯器件1000多種。因此,搭建通用的軟件平臺就必須先建立邏輯器件數(shù)據(jù)庫。建立數(shù)據(jù)庫的目的在于提供參照,數(shù)據(jù)庫內(nèi)包含數(shù)字邏輯器件的VHDL端口定義和功能定義。針對轉(zhuǎn)化過程中出現(xiàn)的元器件不能識別等問題,及時進(jìn)行數(shù)據(jù)庫更新和軟件重新編譯。為了便于及時查詢數(shù)據(jù)庫,選擇了桌上型的數(shù)據(jù)庫Paradox,配合table組件和query組建進(jìn)行查詢。

3.2 建立工作窗口

工作窗口是軟件平臺的核心,選擇了Memo組件建立工作窗口,Memo組件控制文本內(nèi)容的方法豐富,可完成C++語言的字符操作和 C++Builder對C++擴展以后的AnsiString類型的字符串操作。工作窗口可以分為三個部分,Memo3窗口完成待集成數(shù)字邏輯電路網(wǎng)絡(luò)表的提取和端口、信號定義的提取。Memo2窗口完成元件例化的VHDL定義提取和信號賦值提取。Memo3窗口顯示轉(zhuǎn)化完成后的VHDL描述程序并導(dǎo)出。

3.3 建立功能按鈕

為了實現(xiàn)相應(yīng)的功能,共設(shè)置了6個按鈕組件。分別為:載入,慮化,轉(zhuǎn)換,導(dǎo)出,清空,結(jié)束。各按鈕完成的功能如下:

3.4 自動化集成軟件平臺界面

軟件平臺使用C++Builder編譯如圖2所示。

圖2 自動化集成軟件平臺界面

3.5 算法流程設(shè)計和關(guān)鍵代碼

由于元件例化定義和信號賦值定義算法流程比較簡單,本文不做介紹。提取數(shù)字電路網(wǎng)絡(luò)表、信號定義、端口定義算法流程是搭建軟件平臺的關(guān)鍵。為了提高編寫代碼的成功率,本算法流程設(shè)計采用串行化的設(shè)計方式,將總流程劃分為三個子流程。

子流程1:濾除與集成無關(guān)的模擬電子器件元件描述;

子流程2:濾除模擬電子器件傳遞的信號;

子流程3:濾除與集成無關(guān)的數(shù)字邏輯器件傳遞的信號,如cd4050,cd4504等數(shù)字邏輯緩沖器件傳遞的信號,如圖3所示。

子流程3相關(guān)代碼編寫如下:

圖3 子流程3算法流程框圖

3.6 轉(zhuǎn)化實例及驗證

本文涉及的指控系統(tǒng)文件編輯電路板多達(dá)57塊,以文件編輯電路板為例,驗證轉(zhuǎn)化的有效性。由于網(wǎng)絡(luò)表和轉(zhuǎn)化后的電路VHDL語言描述過于冗長,本文不予描述,僅給出原電路板電路圖和VHDL語言描述綜合后的結(jié)果,如圖4,圖5所示。單一邏輯器件的功能仿真和時序仿真在此也不做贅述。

4 自動化集成硬件平臺的搭建

本設(shè)計選用xilinx公司性價比最高的Spartan-3E系列FPGA搭建硬件集成平臺。Spartan-3E系列具有系統(tǒng)門數(shù)從10萬門到160萬門的多款芯片,是在Spartan-3成功的基礎(chǔ)上進(jìn)一步改進(jìn)的產(chǎn)品,提供了更多的I/O端口且單位成本更低。其主要特點如下所述:

1)采用90nm工藝;

2)大量用戶I/O端口,最多可支持376個I/O端口;

3)端口電壓為 3.3V、2.5V 、1.8V、1.5V 、2.2V;

4)單端端口的傳輸速率可達(dá)到622Mbps,支持DDR接口;

5)最多可達(dá)36個專用乘法器、648B RAM、231分布式RAM;

6)更寬的時鐘頻率以及多個專用片上數(shù)字時鐘管理(DCM)模塊。

5 結(jié)語

本文搭建了基于FPGA的自動化集成平臺,很好地解決了在進(jìn)口武器裝備電路板備件研制過程中的一系列難題。硬件集成技術(shù)可分為兩種:由頂向下功能模塊劃分的系統(tǒng)集成方法和由底向上分立邏輯器件的組合集成方法。前一種方法不適合缺少技術(shù)資料的進(jìn)口武器指控系統(tǒng)電路板的集成。本文搭建的軟件平臺能夠直接完成電路pro-tel網(wǎng)絡(luò)表向數(shù)字邏輯電路VHDL語言描述的轉(zhuǎn)化,適用于電路板數(shù)字電路分立邏輯器件的集成,可縮短電路板備件研制的時間,提高電路板的穩(wěn)定性和可維修性。

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Establishment of Automatic Integration Platform Based on FPGA

Jing Jianfang Zhu Huabing
(Naval University of Engineering,Wuhan 430033)

This paper designs and establishes automatic integration platform for digital circuit.On the platform protel netlist can be translated to VHDL description directly.The correlative circuit can be integrated by FPGA in place of the seperated logic component of the circuit.Protel netlist provides with information of component and signal transfer.By a certain arithmetic,the netlist of the digital part of the circuit for integrating,port definition,component definition and signal evaluation can be picked up by four steps.By xilinx ISE synthesis result,the exxactness of the translation can be validated.The effectiveness of the design can be validated by the simulaion of the seperated component.FPGA can be configured by the bit document to do experiment to validate the design.At present,the ducument edit circuit of some controlling system has been integrated on this paltform.The result approves the activeness of the design.

automatic integration platform,FPGA,protel netlist,VHDL

TN402

2010年8月17日,

2010年9月20日

景建方,男,碩士研究生,研究方向:集成自動化。