張宏銘，馬冬冬

（中國人民解放軍92785部隊(duì)，河北 秦皇島 066200）

視頻圖像傳輸系統(tǒng)中接口電路的設(shè)計(jì)

張宏銘，馬冬冬

（中國人民解放軍92785部隊(duì)，河北 秦皇島 066200）

視頻傳輸系統(tǒng)中解碼器輸出數(shù)據(jù)到計(jì)算機(jī)進(jìn)行數(shù)據(jù)處理和顯示，為了保證解碼器輸出數(shù)據(jù)傳輸帶寬和傳輸質(zhì)量，文章采用FPGA作為接口電路中的核心芯片，將解碼器與計(jì)算機(jī)并口相連，并進(jìn)一步給出接口電路硬件實(shí)現(xiàn)框圖和軟件設(shè)計(jì)思路，經(jīng)實(shí)驗(yàn)證明該設(shè)計(jì)能夠滿足視頻傳輸系統(tǒng)的需求，具有一定的應(yīng)用價(jià)值。

解碼器；視頻傳輸；并口；FPGA

視頻傳輸系統(tǒng)的信息采集模塊一般根據(jù)要求具有很高的數(shù)據(jù)量。原始視頻信號的數(shù)字表示存在空間冗余、時(shí)間冗余、結(jié)構(gòu)冗余、知識冗余、視覺冗余等，需要較高的容量，為了便于存儲和傳輸，實(shí)現(xiàn)對視頻序列的高效壓縮，必須規(guī)定低復(fù)雜度的編碼算法。壓縮后的信息經(jīng)傳輸解碼后送往計(jì)算機(jī)，要求解碼器接口具備一定的信息傳輸帶寬和質(zhì)量，綜合考慮選取并口及外設(shè)電路形成計(jì)算機(jī)主機(jī)與解碼器的連接。

1 視頻圖像傳輸系統(tǒng)

本文中圖像編碼算法采用ISO MPEG－2標(biāo)準(zhǔn)。MPEG－2視頻支持以下功能：能表示不同的取樣格式（即4∶2∶0，4∶2∶2，4∶4∶4）；隔行和逐行掃描格式視頻信號均可被編碼；能在一個(gè)大屏幕內(nèi)用可移動的全景掃描來選擇顯示；可使用在很大范圍內(nèi)變化的各種質(zhì)量的圖像；支持?jǐn)?shù)據(jù)傳輸率可變和固定的通道等。視頻圖像傳輸系統(tǒng)框圖如圖1所示。用攝像頭獲取原始圖像，首先經(jīng)過編碼器壓縮處理，通過以太網(wǎng)接口輸出。由于通信調(diào)制系統(tǒng)采用數(shù)字調(diào)制，故需將以太網(wǎng)信號轉(zhuǎn)換成數(shù)字信號。接收端首先經(jīng)過接收模塊的處理，然后將該數(shù)字信號轉(zhuǎn)換成適合以太網(wǎng)傳輸?shù)男畔?，再通過圖像解碼器得到原始圖像，借助接口電路送給計(jì)算機(jī)系統(tǒng)處理使用。

圖1 視頻圖像傳輸系統(tǒng)框圖

2 并行通信接口

圖像解碼器將接受的圖像數(shù)據(jù)信息通過并口傳輸給計(jì)算機(jī)進(jìn)行顯示以及圖像處理。并行通信是將一個(gè)字節(jié)或一個(gè)字的各位同時(shí)進(jìn)行傳輸?shù)囊环N通信方式，它采用多根數(shù)據(jù)線并行傳送信息，不要求有固定的格式，通信速度快、傳輸?shù)男畔⒙矢?，適合與近距離、高速信息傳送。

IEEE1284并行通信接口標(biāo)準(zhǔn)支持以下幾種并行通信模式：兼容模式（Compatibility Mode，又稱 SPP（Standard Parallel Mode）模式）、半字節(jié)模式（Nibble Mode）、字節(jié)模式（Byte Mode）、EPP模式（Enhanced Parallel Port Mode）以及ECP模式（Extended Capabilities Port Mode）。EPP模式是一種高速、雙向的并行通信協(xié)議，數(shù)據(jù)傳輸率可以達(dá)到2 Mbps，它向下兼容SPP模式、半字節(jié)模式以及字節(jié)模式。在EPP模式下有4種操作，即地址寫、地址讀、數(shù)據(jù)寫和數(shù)據(jù)讀。數(shù)據(jù)周期一般用于主機(jī)和外設(shè)間的數(shù)據(jù)傳送，地址周期一般用于傳送地址、通道、命令和控制等信息。數(shù)據(jù)或地址的讀寫操作都是由主機(jī)發(fā)起的。通過軟件協(xié)商進(jìn)入EPP模式后，所有的握手過程都由硬件完成。

本課題采用EPP模式。EPP占用8個(gè)端口地址，前3個(gè)斷口地址與SPP方式的數(shù)據(jù)、狀態(tài)、控制端口兼容，BASE＋3和BASE＋4為EPP的8位地址和數(shù)據(jù)端口。BASE＋5～BASE＋7端口用來支持16位或32位傳輸。BASE為基地址，它是數(shù)據(jù)寄存器在PC I/O空間上分配的地址，一般選0x378 h。在EPP模式下，用一個(gè)IN或OUT指令來向I/O控制器傳輸一個(gè)字節(jié)的數(shù)據(jù)，然后 I/O控制器將會處理握手信號并產(chǎn)生選通信號。EPP協(xié)議有兩個(gè)標(biāo)準(zhǔn)，即EPP1.7和EPP1.9。這兩個(gè)標(biāo)準(zhǔn)的主要差別在于讀寫周期的起始點(diǎn)不同。當(dāng)主機(jī)發(fā)起讀寫操作后，EPP1.9操作必須等待 nWait信號有效后才真正開始，但要求nWait信號無效以后才能結(jié)束本次操作。并口地址可在主機(jī)CMOS中設(shè)置，本文采用EPP1.9標(biāo)準(zhǔn)，基地址為0x378 h。

3 接口電路及硬件設(shè)計(jì)

圖2為并口與外設(shè)接口電路框圖。并口控制線包括nWrite、nDstrb、nAstrb、nInit，其中FPGA是該電路的核心器件，它調(diào)試方便，從而提高了系統(tǒng)的可靠性、靈活性。由于FPGA I/O支持LVTTL電平，而系統(tǒng)電路采用5 V供電，所以采用74LVC4245/SO電平轉(zhuǎn)換芯片完成3.3 V與5 V之間的轉(zhuǎn)換。

并行通信是把一個(gè)字符的各位數(shù)用幾條線同時(shí)傳輸，傳輸速度快、效率高，但它比串行通信所用的傳輸線多。因此，并行通信用在傳輸距離較短、數(shù)據(jù)傳輸速率較高的場合。

圖2 并口與外設(shè)接口電路框圖

4 軟件設(shè)計(jì)

為了在EPP模式下寫入1個(gè)數(shù)據(jù)字節(jié)，需要將數(shù)據(jù)寫入EPP數(shù)據(jù)寄存器。下面以EPP1.9寫操作為例，說明其工作原理及過程。對EPP數(shù)據(jù)寄存器的寫操作將導(dǎo)致接口開啟1個(gè)完整的數(shù)據(jù)寫周期。

基于字節(jié)的數(shù)據(jù)寫周期是這樣的：在T1時(shí)刻應(yīng)用程序向EPP口寫一個(gè)字節(jié)的數(shù)據(jù)，啟動EPP I/O字節(jié)寫周期，T2時(shí)刻主機(jī)將nWrite置低，并將數(shù)據(jù)AD［8..1］送上。當(dāng)nWait為低時(shí)T3時(shí)刻選通dStrope，數(shù)據(jù)傳輸開始，EPP口進(jìn)入等待外設(shè)確認(rèn)狀態(tài)。外設(shè)接收到數(shù)據(jù)在T4時(shí)刻置nWait為高電平，主機(jī)檢測到nWait為高后在T5時(shí)刻置dStrope為高，接著在T6時(shí)刻置nWrite為高，隨即結(jié)束I/O周期。在T7時(shí)刻重設(shè)nWait為低，表明可以進(jìn)行下一個(gè)周期的操作。以上各狀態(tài)的跳轉(zhuǎn)自動在時(shí)鐘上升沿完成。

對EPP編程非常簡單，只需讀寫相應(yīng)的端口即可，可采用各種編程語言實(shí)現(xiàn)。本課題中，F(xiàn)PGA的設(shè)計(jì)語言選用Verilog硬件描述語言，該語言是一種非常容易掌握的硬件描述語言，適合于系統(tǒng)級、算法級、寄存器傳輸級、邏輯級、門級和電路開關(guān)級的設(shè)計(jì)。

5 結(jié)束語

本文詳細(xì)介紹了視頻傳輸系統(tǒng)中解碼器與計(jì)算機(jī)主機(jī)接口電路的設(shè)計(jì)思路。從并行通信接口的描述、接口電路的硬件設(shè)計(jì)、軟件設(shè)計(jì)角度分別闡述了接口設(shè)計(jì)的基本思路。該接口電路的設(shè)計(jì)確保視頻信息送往計(jì)算機(jī)的帶寬和最低質(zhì)量要求，實(shí)驗(yàn)證明該接口電路滿足通信系統(tǒng)視頻要求，具有一定的應(yīng)用價(jià)值。

1 陸海峰.實(shí)現(xiàn)FPGA與PC串行通信［J］.電子設(shè)計(jì)應(yīng)用－IC設(shè)計(jì)，2004（10）：75～77

2 梁婕、高德遠(yuǎn)、張盛兵、段然.EPP并行通信接口同步設(shè)計(jì)［J］.計(jì)算機(jī)應(yīng)用研究，2005（6）：196～198

In Video Image Transmission System Interface Circuit’s Design

Zhang Hongming，Ma Dongdong

In the video frequency transmission system carry on the data processing and the demonstration the decoder output data to the computer, to guarantee that the decoder outputs counts according to the transport tape affable transmission quality, the article uses FPGA to take in interface circuit’s core chip, the decoder and the computer and mouth connected, and further gives the interface circuit hardware to realize the diagram and the software design mentality, after the experiment proved that this design can satisfy the video frequency transmission is the series demand, has certain application value.

decoder; video frequency transmission; parallel port; FPGA

TP274

A

1000－8136（2011）06－0030－02