李 彥, 吳培明, 寇小明

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高速串行RapidIO總線背板信號(hào)完整性仿真研究

李 彥, 吳培明, 寇小明

(中國(guó)船舶重工集團(tuán)公司 第705研究所, 陜西 西安, 710075)

信號(hào)完整性(SI)是高速電路設(shè)計(jì)面臨的一個(gè)主要問(wèn)題。對(duì)109Hz以上高速信號(hào)的信號(hào)完整性問(wèn)題從原理上進(jìn)行了詳細(xì)分析, 并針對(duì)損耗、串?dāng)_、反射等因素提出了改善信號(hào)完整性的方法。在高速串行RapidIO總線背板的設(shè)計(jì)中, 探索出一套利用HyperLynx工具進(jìn)行仿真分析和設(shè)計(jì)驗(yàn)證的方法, 即利用前仿真工具LineSim對(duì)影響信號(hào)完整性的主要參數(shù)進(jìn)行評(píng)估, 形成設(shè)計(jì)指導(dǎo)數(shù)據(jù); 利用后仿真工具BoardSim對(duì)布線后的高速背板進(jìn)行驗(yàn)證, 從理論上證明了高速串行RapidIO總線背板的設(shè)計(jì)是可行的。

信號(hào)完整性; 高速串行RapidIO總線; 背板; HyperLynx

0 引言

信號(hào)完整性(signal integrity, SI)是指信號(hào)在信號(hào)線上的質(zhì)量, 良好的信號(hào)完整性是指在需要時(shí), 信號(hào)仍能以正確的時(shí)序和電壓電平值做出響應(yīng), 反之, 當(dāng)信號(hào)不能正常響應(yīng)時(shí), 就出現(xiàn)了信號(hào)完整性問(wèn)題。

RapidIO串行總線協(xié)議傳輸速率達(dá)到了3.125 ~6 Gb/s, 分布參數(shù)顯現(xiàn)出不可忽視的影響。因此, 一些在低速率場(chǎng)合下被忽視的因素現(xiàn)在會(huì)導(dǎo)致越來(lái)越多的信號(hào)完整性問(wèn)題, 成為制約進(jìn)一步提高串行總線傳輸速率的瓶頸。

為解決串行RapidIO總線信號(hào)完整性問(wèn)題, 保證良好的板級(jí)性能并提高設(shè)計(jì)效率, 本文探索了使用HyperLynx軟件對(duì)3.125 Gb/s的高速串行總線傳輸通道進(jìn)行仿真分析和設(shè)計(jì)驗(yàn)證的技術(shù)。

1 高速串行RapidIO總線背板信號(hào)完整性問(wèn)題

現(xiàn)代電子設(shè)備中, 各功能板卡之間的互連往往通過(guò)背板來(lái)實(shí)現(xiàn)(見(jiàn)圖1), 這使得背板成為高速串行信號(hào)鏈路最復(fù)雜的情況之一。

圖1 背板與子卡連接示意圖

在速率為GHz量級(jí)的高速串行數(shù)據(jù)的傳輸中, 損耗、串?dāng)_和反射是信號(hào)完整性面臨的主要問(wèn)題。

1.1 損耗

損耗不僅降低信號(hào)能量, 而且會(huì)減慢信號(hào)的邊緣速度, 進(jìn)而導(dǎo)致信號(hào)發(fā)散和降低抖動(dòng)容限, 形成碼間干擾(inter symbolic impact, ISI)。而ISI是削弱高速串行信號(hào)在鏈路傳輸性能的最嚴(yán)重干擾。

對(duì)于GHz量級(jí)的高速串行信號(hào)的損耗主要來(lái)自2個(gè)方面,一是導(dǎo)線電阻和趨膚效應(yīng)引起的損耗; 二是介質(zhì)損耗, 如圖2所示。

圖2 介質(zhì)損耗隨頻率變化曲線

由于趨膚效應(yīng)的影響, 電流在高頻時(shí)將重新分布, 互連通道有效截面積隨著速率上升而減小,信號(hào)和回路導(dǎo)體的串聯(lián)電阻R會(huì)與頻率的平方根成正比、與走線的直徑成反比增長(zhǎng), 如式(1)所示, 導(dǎo)致信號(hào)傳輸回路的傳輸損耗增大[1]。

式中:為走線直徑;為頻率;p為相對(duì)銅的電阻率。

由于頻率的相關(guān)性, 在較高頻率上, 介質(zhì)損耗開(kāi)始在總損耗中占主導(dǎo)地位。從圖2可以看出, 在GHz量級(jí)情況下, 介質(zhì)損耗上升到阻抗損耗的3.5倍左右。

因此, 在高頻場(chǎng)合下, 增大走線直徑, 使用低介電常數(shù)的介質(zhì)材料是減少損耗的有效手段。

1.2 串?dāng)_

串?dāng)_是指某一回路中的電流或電壓在鄰近回路產(chǎn)生了電流或電壓, 從而影響了該鄰近回路的正常工作。串?dāng)_量與傳輸線間距成反比, 與通道間并行長(zhǎng)度成正比, 是產(chǎn)生抖動(dòng)并使波形失真的重要原因。

在高速背板系統(tǒng)中, 由于布線通路的限制, 有大量信號(hào)高密度、長(zhǎng)線并行傳輸, 它們之間的耦合會(huì)產(chǎn)生兩方面的影響。首先, 串?dāng)_會(huì)改變總線中受串?dāng)_的傳輸線的特性, 即等價(jià)地改變傳輸線的特性阻抗與傳輸速度, 這樣會(huì)對(duì)系統(tǒng)的時(shí)序和信號(hào)完整性帶來(lái)不利影響。另外, 串?dāng)_會(huì)對(duì)其他傳輸線造成噪聲, 這樣會(huì)進(jìn)一步降低信號(hào)質(zhì)量, 以及降低信號(hào)的噪聲余量。如圖3所示。

圖3 兩平行走線間信號(hào)串?dāng)_

最常見(jiàn)的對(duì)抗串?dāng)_的方法是在印刷電路板(printed circuit board, PCB)布線中遵循3W原則[2]。另外, 盡量拉大傳輸線間的距離, 減少相鄰傳輸線間平行走線的長(zhǎng)度, 改單端傳輸線為差分傳輸線, 相鄰信號(hào)層垂直走線, 使用參考平面包夾信號(hào)層都是減少串?dāng)_的有效手段。

1.3 反射

信號(hào)的反射和多次反射是由于阻抗不連續(xù)造成的, 它迭加在串行信號(hào)的后續(xù)碼流上, 使信號(hào)畸變和失真。反射系數(shù)由確定點(diǎn)的反射電壓同輸入電壓的比決定, 這個(gè)點(diǎn)定義為傳輸線上的阻抗不連續(xù)點(diǎn)[3]。

式中:0為傳輸線特性阻抗;Z為不連續(xù)的阻抗。

高速背板串行鏈路的阻抗不連續(xù)[4]往往是PCB上差分走線因生產(chǎn)工藝和線寬引起的阻抗變化, 連接器的插接針和過(guò)孔的阻抗變化等反射因素導(dǎo)致的。因此, 在高速背板設(shè)計(jì)和加工時(shí), 需要嚴(yán)格進(jìn)行阻抗匹配設(shè)計(jì)(如減少使用過(guò)孔和等線寬控制, 并選用具有阻抗控制的連接器), 保證信號(hào)鏈路阻抗連續(xù)。

2 仿真試驗(yàn)

為了對(duì)上述SI措施進(jìn)行驗(yàn)證, 設(shè)計(jì)了高速串行RapidIO總線背板電路進(jìn)行仿真試驗(yàn)。

2.1 仿真電路的設(shè)計(jì)

在串行RapidIO總線背板電路原理圖設(shè)計(jì)完成之后, 需要為電路元器件選定IBIS模型并確定仿真需要其他參數(shù)(如激勵(lì)源、PCB疊層順序及厚度等)。

1) 該電背板仿真電路使用Tyco公司的Multi Gig RT-2高速串行RapidIO連接器, 它具有阻抗控制和屏蔽保護(hù)功能。設(shè)定PCB板層數(shù)為8, 信號(hào)層與參考地層交叉分布。設(shè)定前仿真?zhèn)鬏斁€長(zhǎng)100 mm。使用“Simple-Diff”模型為激勵(lì)源。

2) 所有高速串行差分信號(hào)線布線采用偏置的邊緣耦合帶狀線方式(見(jiàn)圖4), 間距恒定, 拐角度數(shù)相等(135°), 差分線長(zhǎng)公差0.127 mm, 優(yōu)先滿(mǎn)足線長(zhǎng)匹配。信號(hào)線在同一板層中完成點(diǎn)到點(diǎn)的走線, 避免在層間切換。在信號(hào)線相鄰的層用參考地層進(jìn)行屏蔽, 地層保持連續(xù)。

圖4 偏置的邊緣耦合帶狀線

3) 傳輸線采用低電壓差分信號(hào)(low voltage differential signal, LVDS), 要求差分阻抗diff= 100W±10%, 特征阻抗0=55W±10%。將設(shè)定的參數(shù),1,,,和(設(shè)定1=)帶入式(4)和式(5)(參數(shù)意義如圖4所示), 計(jì)算diff和0。

同時(shí), 利用HyperLynx仿真工具計(jì)算獲得不同線間距的2組diff和0數(shù)值。3組數(shù)據(jù)見(jiàn)表1所示, 它們都滿(mǎn)足設(shè)計(jì)要求。仿真值2獲得數(shù)據(jù)最接近要求, 但是由于其要求的線間距大, 布板時(shí)不易滿(mǎn)足。因此選擇仿真值1所設(shè)定的參數(shù)作為設(shè)計(jì)參考。

表1 Z0, Zdiff理論值和仿真值

2.2 仿真試驗(yàn)

以傳播速率為3.125 Gb/s, 長(zhǎng)度為31bit的偽隨機(jī)碼序列作為仿真序列, 循環(huán)10次, 插入1%的高斯隨機(jī)擾動(dòng), 分別進(jìn)行仿真試驗(yàn)[5]。

2.2.1 前仿真試驗(yàn)

根據(jù)疊層安排和耦合關(guān)系的設(shè)置, 在Hyper Lynx中建立的串行鏈路Spice模型仿真電路, 如圖5所示。

設(shè)定U1-U2鏈路為“攻擊線”, U3-U4鏈路為“受害線”。從U1和U3端注入信號(hào), U2和U4端差分信號(hào)眼圖前仿真結(jié)果如圖6所示, 圖中,UI為單位時(shí)間間隔。

2.2.2 后仿真試驗(yàn)

從PCB布線中選取長(zhǎng)度最大(92.9 mm), 走線環(huán)境最為復(fù)雜的一對(duì)差分信號(hào)進(jìn)行仿真, 如圖7所示。

圖5 串行鏈路Spice模型仿真電路圖

圖6 前仿真眼圖(TUI=320 ps)

圖7 選取待分析的高速走線

圖8是提取布線后的拓?fù)鋱D, 從圖中可以看出, 每條傳輸線按照耦合區(qū)域, 被分成若干小段傳輸線, 其特征阻抗均為51.8W。根據(jù)疊層分布和注入信號(hào)得到如圖9所示的后仿真眼圖。

圖8 布線后的拓?fù)鋱D

圖9 后仿真眼圖(TUI=320 ps)

2.2.3 試驗(yàn)結(jié)論

按照S-RapidIO物理層對(duì)接收端眼圖參數(shù)的要求, 將眼圖掩模的高度設(shè)為200 mV, 過(guò)零區(qū)邊界位置為0.275, 有效數(shù)據(jù)窗口起始點(diǎn)為0.400。由上圖可以得出以下結(jié)論。

1) 眼圖對(duì)稱(chēng), 眼線較細(xì), 高低電平都比較光滑, 眼圖掩模可以完全包圍在眼圖之中。說(shuō)明根據(jù)規(guī)定參數(shù)進(jìn)行的仿真獲得了成功。

2) 后仿真的眼圖質(zhì)量比前仿真眼圖質(zhì)量要好, 是因?yàn)楹蠓抡媸菬o(wú)源背板單板仿真, 無(wú)法加入連接器模型, 減少了損耗和干擾。后仿真眼圖說(shuō)明背板高速信號(hào)的布線滿(mǎn)足設(shè)計(jì)要求。

3 結(jié)束語(yǔ)

在封裝和互連對(duì)于信號(hào)不再是暢通和透明的今天, 采用立足于可預(yù)見(jiàn)性的新設(shè)計(jì)方法越來(lái)越重要。利用仿真工具對(duì)高速電路的信號(hào)完整性設(shè)計(jì)進(jìn)行仿真分析和驗(yàn)證可以獲得各種直觀的邊界條件, 為設(shè)計(jì)提供了有效的支持, 將會(huì)大大提高設(shè)計(jì)效率和成功率。

[1] Stojanovic V. Channel-Limited High-Speed Links Modeling Analysis and Design[D]. Stanford University, 2004.

[2] Johnson H, Graham M. 高速數(shù)字設(shè)計(jì)[M]. 北京: 電子工業(yè)出版社, 2004.

[3] 顧海洲, 馬雙武. PCB電磁兼容技術(shù)—設(shè)計(jì)實(shí)踐[M]. 北京: 清華大學(xué)出版社, 2004.

[4] Bogatin E. 信號(hào)完整性分析[M]. 北京: 電子工業(yè)出版社, 2005.

[5] Mentor Graphics. High-Speed Design Workshop[M]. USA: Mentor Graphics, 2009.

Signal Integrity SimulationofHigh Speed Serial RapidIO Bus Backboard

LIYan, WU Pei-ming, KOU Xiao-ming

(The 705 Research Institute, China Shipbuilding Industry Corporation, Xi′an 710075, China)

Signal integrity (SI) is a key problem in design of high speed bus. In this paper, the SI of high speed bus signal above 109Hz is analyzed, and ways to improve SI are put forward with respect to the influences of loss, crosstalk and reflection on SI. In the design of the high speed backboard, with the help of HyperLynx, a method for simulation and validation is proposed, in which LineSim is adopted to evaluate the main parameters affecting SI and achieve guiding data for design, and BoardSim is also adopted to validate the designed high speed backboard. The feasibility of the designed high speed serial rapidIO bus backboard is theoretically proved.

signal integrity(SI); high speed serial rapidIO bus; backboard; HyperLynx

TJ630.6

A

1673-1948(2011)03-0167-05

2010-07-01;

2010-08-24.

李 彥(1980-), 男, 碩士, 主要從事計(jì)算機(jī)硬件方面研究與設(shè)計(jì).

(責(zé)任編輯: 陳 曦)