顧 頡 胡生亮 李朝旭

（91388部隊(duì)93分隊(duì)1） 湛江 524022）（海軍工程大學(xué)電子工程學(xué)院2） 武漢 430033）

1 引言

并行多通道同步采樣是實(shí)現(xiàn)基于傳感器陣列的時延估計和目標(biāo)定位的關(guān)鍵，在現(xiàn)有的數(shù)據(jù)采集系統(tǒng)中，通常采用單片機(jī)或DSP（數(shù)字信號處理器）作為CPU，控制ADC（模數(shù)轉(zhuǎn)換器）、存儲器和其他外圍電路的工作［1～3］，但基于單片機(jī)或DSP設(shè)計的數(shù)據(jù)采集系統(tǒng)都有一定的不足，均不適用于本文所述的基于傳感器陣列的時延估計和目標(biāo)定位系統(tǒng)，原因如下：1）單片機(jī)的時鐘頻率較低，各種功能都要靠軟件的運(yùn)行來實(shí)現(xiàn)，軟件運(yùn)行時間在整個采樣時間中占很大的比例，效率低，難以適應(yīng)波束成形和快速目標(biāo)定位的要求；2）DSP的運(yùn)算速度快，擅長處理密集的乘加運(yùn)算，但實(shí)現(xiàn)復(fù)雜的外圍硬件邏輯控制時依然需要軟件編程實(shí)施，靈活性和可擴(kuò)展性較差。

在高速數(shù)據(jù)采集方面，F(xiàn)PGA有單片機(jī)和DSP無法比擬的優(yōu)勢。FPGA擅長并行處理，時鐘頻率高，內(nèi)部時延小，全部控制邏輯由硬件完成，速度快、組成形式靈活，可以集成外圍控制、譯碼和接口電路；最主要的是FPGA可以利用EDA工具進(jìn)行設(shè)計、綜合和驗(yàn)證，加速了設(shè)計過程，縮短了開發(fā)周期，效率高而且擴(kuò)充能力強(qiáng)。

而已有的基于FPGA的多通道同步信號采樣系統(tǒng)往往基于ADC＋多通道開關(guān)（也有集成化的含有多通道開關(guān)的 ADC，如 ADS8342／8361等）的方式［4～5］，這種方案在信號采樣時按時間片輪回，在波束成形時再做時間差補(bǔ)償，實(shí)現(xiàn)了時基“軟”同步，不僅結(jié)構(gòu)復(fù)雜而且容易引入系統(tǒng)誤差，也無法實(shí)現(xiàn)多路信號的高速同步采樣［6］。本文針對垂直三陣元水聽器對目標(biāo)定位的應(yīng)用需求，采用FPGA和SPI串行接口ADC實(shí)現(xiàn)了一種多通道同步采樣方案，由FPGA并行同步控制多路SPI接口ADC的工作時序，實(shí)現(xiàn)了時基“硬”同步，具有結(jié)構(gòu)簡單、速度快、擴(kuò)展性好等優(yōu)點(diǎn)，仿真和試驗(yàn)驗(yàn)證了設(shè)計方案的可行性。

2 一種多通道同步采樣系統(tǒng)的基本原理

一種常見的多路信號同步采樣方案如圖1所示［7］。圖1中的采樣脈沖（設(shè)采樣頻率為fs）由通道開關(guān)輪巡信號（設(shè)頻率為fclk）分頻得到，且兩者必須要保證嚴(yán)格的相位對準(zhǔn)，這種方案通過多路信號復(fù)用同一個ADC的方式節(jié)約了系統(tǒng)成本，但是在基于傳感器陣列的時延估計和目標(biāo)定位系統(tǒng)中應(yīng)用時存在以下缺點(diǎn)：1）時延估值要經(jīng)開關(guān)信號輪巡周期補(bǔ)償，增加了波束成形算法和時延估計算法的軟件復(fù)雜度；2）假設(shè)信號帶寬為fc，奎斯特采樣頻率fs＝5fc，則fclk將正比于采樣通道個數(shù)和fs，難以實(shí)現(xiàn)對傳感器信號的大通道高速同步采樣；3）圖1所示方案的可靠性瓶頸限制在通道開關(guān)處，并不具有較強(qiáng)的容錯性和魯棒性。若能夠?qū)崿F(xiàn)fclk＝fs下的多通道同步采樣則可以避免以上問題。

圖1 一種多通道同步采樣系統(tǒng)的原理框圖

3 本文的多通道同步采樣的設(shè)計與實(shí)現(xiàn)

3.1 硬件電路設(shè)計

本文的被動聲目標(biāo)定位系統(tǒng)通常需要長期處于值更狀態(tài)，對功耗、體積等需求較高，而SPI接口的ADC只需要三根信號線即可完成對輸入模擬信號的采樣，具有體積小、功耗低等優(yōu)點(diǎn)，此類ADC常見于TI公司的 ADS8321、ADS8325、ADS7817、ADS7822等逐次逼近型AD轉(zhuǎn)換芯片［8］。以 MSOP-8封裝、16bit、差分輸入 ADC芯片 ADS8321為例，其100kHz采樣頻率下的典型功耗只有4.5mW，靜默狀態(tài)下的最大電流為3μA，適合于長期連續(xù)工作；且被動聲目標(biāo)的寬帶輻射噪聲通常在10kHz以下的低頻段，SPI接口的ADC可簡單地通過改變驅(qū)動時鐘DCLOCK的方式獲得不同的奎斯特采樣頻率。

圖2所示為基于ADS8321的AD轉(zhuǎn)換及相關(guān)外圍電路設(shè)計，主要包含以下幾部分：

圖2 SPI接口ADC及外圍硬件電路設(shè)計

1）噪聲抑制及可調(diào)增益放大

2）傳輸線纜共模噪聲抑制

連接傳輸線纜的屏蔽層，以通用運(yùn)放OPA602為核心組成噪聲抑制電路，用于抑制長距離傳輸線纜上的共模噪聲干擾［10］；

3）電壓基準(zhǔn)

以基準(zhǔn)電壓芯片REF3025為核心，并在輸出后級增加電壓跟隨器，提高其驅(qū)動能力，向多個ADC芯片提供高精度的2.5V基準(zhǔn)電壓；

4）ADC接口電平轉(zhuǎn)換

以低電壓三態(tài)輸出高有效四總線緩沖門74LVC125為核心，向處于5V邏輯接口電平的ADS8321提供3.3V低電壓接口，以兼容FPGA、MCU等控制單元的接口電壓。

3.2 SPI接口ADC的FPGA驅(qū)動

圖3 SPI接口ADC的工作時序圖

3.3 多通道同步采樣的FPGA輔助功能設(shè)計

通常情況下，時延估計和目標(biāo)定位都需要一定的時間累積增益，這就需要在FPGA內(nèi)部或外圍電路中部署一定容量的采樣數(shù)據(jù)緩存空間。以三傳感器陣元被動聲目標(biāo)定位系統(tǒng)為例，多通道同步采樣的FPGA結(jié)構(gòu)原理圖如圖4所示。

圖4中所有ADC由同一個進(jìn)程驅(qū)動，數(shù)據(jù)鎖存信號也來自于同一個進(jìn)程，以保證嚴(yán)格的采樣時基對準(zhǔn)，ADC的采樣結(jié)果在緩存中做串－并轉(zhuǎn)換后并行存儲到對應(yīng)輸入通道的靜態(tài)存儲SRAM中；也可以采用多路信號復(fù)用單SRAM的方式，此時需要在ADC數(shù)據(jù)緩存后增加存儲器按段尋址和數(shù)據(jù)重組進(jìn)程。按照圖4所示結(jié)構(gòu)，當(dāng)增加模擬輸入通道數(shù)時只需要在相應(yīng)的地址、ADC驅(qū)動等總線后依次擴(kuò)充硬件即可，并不需要改變FPGA的軟件設(shè)計，可擴(kuò)展性較強(qiáng)。

圖4 本文的多通道同步采樣FPGA結(jié)構(gòu)框圖

4 功能驗(yàn)證

圖5 SignalTapⅡ嵌入式邏輯分析儀采樣波形

為進(jìn)一步驗(yàn)證FPGA和ADS8321實(shí)際硬件電路的運(yùn)行情況，使用SignalTapII嵌入式邏輯分析儀同步觀察AD轉(zhuǎn)換后的2路正弦信號，如圖5所示（由于SignalTapII運(yùn)行時需要占用FPGA片內(nèi)寄存器資源，因此圖中只采集數(shù)據(jù)總線和地址總線的部分信號）。其中FPGA芯片選用ALTERA公司Cyclone系列的EP1C12，該芯片內(nèi)含有2個PLLs、12060LEs及239616Total RAMbits。圖5中的信號SAMPLE＿DATA1和SAMPLE＿DATA2為SignalTapII捕獲到的2路800Hz正弦波形，存儲器寫使能信號SRAM＿WE和地址信號ADDRESS也能夠按預(yù)期時序輸出，且ADS8321的測試輸出信號s＿logic0＿beforeB15（即AD轉(zhuǎn)換數(shù)據(jù)前的一位零電平）也是正確的。

5 結(jié)語

本文給出了一種并行多通道同步采樣設(shè)計方案，該方案以SPI接口的AD轉(zhuǎn)換器和FPGA為核心，實(shí)現(xiàn)了并行多通道同步采樣的時基硬同步，具有結(jié)構(gòu)簡單、速度快、可擴(kuò)展性好等優(yōu)點(diǎn)。波形仿真和SignalTapII嵌入式邏輯分析儀采樣驗(yàn)證了設(shè)計的有效性。

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