朱磊基 汪涵 施玉松 邢濤 王營(yíng)冠

摘 要：為了在不改變譯碼效果的條件下，達(dá)到提高譯碼器的譯碼速度的目的，對(duì)傳統(tǒng)的Viterbi算法的實(shí)現(xiàn)方法提出了兩點(diǎn)改進(jìn)：簡(jiǎn)化分支度量計(jì)算和復(fù)用加比選單元分組。FPGA實(shí)現(xiàn)以后顯示，在獲得同等譯碼性能的條件下，新的實(shí)現(xiàn)結(jié)構(gòu)比改進(jìn)前僅僅多耗費(fèi)了可以忽略的資源，卻可以達(dá)到接近原結(jié)構(gòu)3倍的吞吐量和接近2倍的最大系統(tǒng)工作頻率。

關(guān)鍵詞：Viterbi; 改進(jìn); 吞吐量; 最大工作頻率

中圖分類號(hào)：TN957.52-34 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1004-373X(2011)15-0082-03