李 亮

(蘇州市職業(yè)大學(xué) 電子信息工程系，江蘇 蘇州 215104)

一種應(yīng)用匹配技術(shù)的CMOS放大器版圖設(shè)計(jì)

李 亮

(蘇州市職業(yè)大學(xué) 電子信息工程系，江蘇 蘇州 215104)

模擬集成電路的精度和性能通常取決于元件匹配精度，匹配度直接影響了最終電路的性能，而匹配精度是靠制造工藝和版圖來保證的.在分析CMOS模擬版圖設(shè)計(jì)匹配機(jī)理和研究常用匹配手段的基礎(chǔ)上，深入探討MOS管叉指結(jié)構(gòu)的共質(zhì)心版圖設(shè)計(jì)方法，設(shè)計(jì)一個基本放大器版圖，給出詳細(xì)的放大器輸入差分對管和電流鏡匹配版圖.

版圖設(shè)計(jì);共質(zhì)心;匹配;叉指

Abstract:The accuracy and performance of analog integrated circuits often depends on the accuracy of component matching.Matching accuracy is guaranteed by the manufacturing process and layout design，which directly affect the performance of the final circuit.Based on analysis of CMOS analog layout design matching mechanism and study of common matching methods in paper，design methods is deeply discussed on the MOS transistor's common-centroid layout of interdigitated structure.a basic amplifier layout is designed，and the detailed matching of input differential transistors and the current mirror are designed.

Key words:layout design;common-centroid;matching;interdigital

模擬集成電路的版圖設(shè)計(jì)是模擬集成電路設(shè)計(jì)的重要環(huán)節(jié)之一，它與前端電路設(shè)計(jì)和最后的生產(chǎn)流片都是緊密相關(guān)的.由于CMOS的制造工藝決定了在集成電路中集成元件的絕對精度較低，如電阻和電容，誤差可達(dá)±(2%～30%).但是由于芯片面積很小，元件之間排列非常緊密，并且同一芯片的所有元件同時制作(即所有元件處于相同的工藝條件下)，因而所有元件的特性都能有很好的一致性，可以達(dá)到比較高的匹配精度，如1%，甚至0.1%［1］.相鄰的一對需要匹配的晶體管，其匹配程度可以做得很好，這種特性使匹配晶體管非常適合于運(yùn)算放大器的差分輸入級匹配，以及連接成電阻形式的晶體管組成的電流鏡也很容易匹配對稱.

1 MOS管匹配版圖的影響因素

在高精度模擬電路中，MOS晶體管的失配是一個非常重要的問題，它會產(chǎn)生電壓和電流失調(diào)，從而降低電路的性能，這種影響會隨著電源電壓的降低和器件尺寸的減小而變得越來越嚴(yán)重.MOS晶體管失配特征對于精確的模擬電路設(shè)計(jì)是非常關(guān)鍵的，采用較小尺寸的MOS晶體管會在電學(xué)參數(shù)中產(chǎn)生很大的偏差，采用較大尺寸的MOS晶體管會浪費(fèi)芯片面積，同時使電路寄生電容增加，從而會降低電路的速度和增加電路的功耗.失配大體上可分為2類:制造過程中引入的失配和設(shè)計(jì)中的失配.在大多數(shù)情況下，利用各種各樣的設(shè)計(jì)技術(shù)可以消除設(shè)計(jì)中的失配.

失配的產(chǎn)生本質(zhì)上是芯片電路和版圖上不合理的設(shè)計(jì)加重了芯片工藝制造誤差造成的器件性能偏差.產(chǎn)生失配的原因有很多種，因此必須在對失配機(jī)理的深入理解的基礎(chǔ)上，有針對性地提出匹配性設(shè)計(jì)，才能有效地改善和減輕某一失配現(xiàn)象.失配定量化的2個指標(biāo)分別為系統(tǒng)失配和隨機(jī)失配，隨機(jī)的失配來源于器件尺寸、摻雜、氧化層厚度以及其它影響器件參數(shù)的微觀波動.系統(tǒng)失配來源于工藝偏差、接觸電阻與電流的不均勻流動與擴(kuò)散的相互影響、機(jī)械應(yīng)力、溫度梯度等原因［1－2］.匹配設(shè)計(jì)的主要目的是盡量使器件對引起失配的各種原因不敏感，下面介紹一些引起失配的原因以及在設(shè)計(jì)上消除這些因素的方法.

1.1 MOS晶體管的形狀引起的失配

在硅片上生產(chǎn)的圖形尺寸不會和版圖數(shù)據(jù)的尺寸完全一致，因?yàn)樵诠饪獭⒖涛g、擴(kuò)散和離子注入這些過程中圖形會收縮或擴(kuò)張，掩模板的邊緣不會與預(yù)期的邊緣完全重合，這樣導(dǎo)致了工藝偏差.工藝偏差就是指圖形的繪制寬度與實(shí)際測量寬度之差.MOS晶體管的工藝尺寸、形狀、方向都會影響其匹配性.譬如由于柵極面積的增加有助于減小局部形狀不規(guī)則對整體的影響，所以大尺寸的晶體管比小尺寸的晶體管更易精確匹配.長溝道晶體管比短溝道晶體管匹配得更精確，這是因?yàn)闇系肋呴L減小了溝道長度調(diào)制效應(yīng)的影響.

1.2 工藝中刻蝕對MOS管失配的影響

MOS管的硅柵、多晶硅電阻和PIP電容的上下極板都是通過刻蝕摻雜多晶硅薄膜的方法獲得的.刻蝕速率的變化使得其最終圖形偏離預(yù)期，引起失配.對于MOS管，設(shè)計(jì)中經(jīng)常會采用梳狀柵結(jié)構(gòu)把多個柵電極連接起來.由于刻蝕速率的變化，梳狀柵結(jié)構(gòu)會影響到所連接的多晶硅柵條形狀.為了達(dá)到最佳的匹配效果，應(yīng)使用金屬布線連接多晶硅柵極叉指，如圖1所示.

在有源柵區(qū)上方不要設(shè)置接觸孔.MOS晶體管有源柵極上的接觸孔有時會引起顯著的閾值電壓失配，因此，應(yīng)把多晶硅柵延伸至溝道外，并在厚氧化層上設(shè)置接觸孔.如果這樣不可行，則應(yīng)盡量減少柵區(qū)上方接觸孔的數(shù)目和尺寸，并將其放置在每個晶體管中的相同位置上.

圖1 叉指柵極版圖

2 共質(zhì)心叉指結(jié)構(gòu)版圖

將匹配器件遠(yuǎn)離熱源，使匹配器件沿溫度梯度的對稱軸對稱排布，采用共質(zhì)心的版圖結(jié)構(gòu).通過減小匹配晶體管的質(zhì)心之間的距離可以減小由于梯度變化引起的失配［1，3］.盡量把版圖的質(zhì)心之間的距離減小為零.共質(zhì)心版圖布局越緊密，就越不容易受到非線性梯度的影響，一個好的MOS版圖布局質(zhì)心應(yīng)該完全對準(zhǔn)而且布局緊湊.

2.1 匹配MOS晶體管的叉指陣列版圖

由于溝道長度調(diào)制效應(yīng)對長溝道器件的影響比對短溝道器件的影響小，因此，在模擬電路設(shè)計(jì)中很少采用最小尺寸的MOS晶體管.絕大多數(shù)情況下，MOS晶體管的尺寸會較大，如果版圖設(shè)計(jì)不當(dāng)，大尺寸的MOS晶體管會引起較大的寄生效應(yīng).在版圖設(shè)計(jì)中，常把一個W/L較大的MOS晶體管分成n個相同且并行的MOS晶體管，每個MOS晶體管的溝道寬度為原來的1/n.這樣能減小反向偏置PN結(jié)引起的寄生電容.被分成多段的MOS晶體管版圖做成叉指結(jié)構(gòu)，從而可以構(gòu)成一個緊湊的陣列.

一個匹配器件被分成相同的幾部分，且它們被擺放成對稱結(jié)構(gòu)，那么該器件的質(zhì)心位于穿過陣列的對稱軸的交叉點(diǎn).實(shí)際上，可以通過設(shè)置兩個陣列化的器件使它們有相同的對稱軸.如果實(shí)現(xiàn)了這一點(diǎn)，那么質(zhì)心對稱原理可以確保兩器件的質(zhì)心重合.表1、表2為共質(zhì)心叉指結(jié)構(gòu).

表1 一維共質(zhì)心叉指結(jié)構(gòu)

表2 二維共質(zhì)心叉指結(jié)構(gòu)

表1、2所列的對稱組合表里，基本上是依照電路設(shè)計(jì)的考慮而預(yù)先設(shè)定的一些組合，設(shè)計(jì)者可以選取適當(dāng)?shù)慕M合，依照本身的需要來修改.

如圖2所示為一個匹配MOS晶體管的叉指陣列版圖，該版圖采用AABBAABB叉指結(jié)構(gòu).

圖2中，也可在MOS管兩側(cè)各多出一條陪襯多晶硅條，它們的作用是減小刻蝕對最外側(cè)多晶硅條的影響.如果不在MOS管兩側(cè)各多加一條陪襯多晶硅條，那么位于器件最外側(cè)的多晶硅極被刻蝕的程度要比器件內(nèi)部的多晶硅極大，從而導(dǎo)致并行MOS管之間的失配［4］.

圖2 叉指陣列版圖

2.2 共質(zhì)心版圖設(shè)計(jì)

共質(zhì)心版圖可以抵消線性梯度效應(yīng)的影響，它可以采用一維陣列形式，也可以采用二維陣列(通常稱為交叉耦合對)形式.如果是一維陣列，從其叉指結(jié)構(gòu)可得到一條對稱軸，從分段的對稱行可得到另一條對稱軸.可以采用ABBA的叉指結(jié)構(gòu)，如圖2是一維共質(zhì)心MOS管版圖.可以看出晶體管A、B相對于對稱軸虛線對稱，且二者的質(zhì)心重合.圖中最右側(cè)A段的漏區(qū)在其右側(cè)，最左側(cè)A段的漏區(qū)則在其左側(cè).同樣，右側(cè)B段的源區(qū)在它的的右側(cè)，左側(cè)B段的源區(qū)則在它的左側(cè)，這樣每個晶體管包含的段都具有兩個相反的方向.如果兩個晶體管完全由方向相同的段組成，那么方向?qū)γ總€晶體管的影響是一樣的.如果每個晶體管向左和向右的段數(shù)相同，那么不會受到方向的影響，且晶體管匹配很好.如果是二維陣列，從其叉指結(jié)構(gòu)中就可以得到兩條對稱軸.

圖3 交叉耦合MOS晶體管

二維陣列的匹配特性一般優(yōu)于一維陣列，它能夠更好地消除梯度的影響，這是由于二維陣列具有更好的緊湊性和分散性.如圖3所示為一個簡單的二維陣列，版圖實(shí)現(xiàn)使用交叉形式，版圖不僅排布緊湊，而且滿足了方向性規(guī)則，主要是由于每個匹配晶體管的兩個段方向相反所致.這種版圖適合相對較小尺寸的MOS晶體管匹配對.大尺寸交叉耦合對如果使用上述布局，隨著陣列變大，從而會由于缺乏分散性導(dǎo)致匹配不好.可以把匹配晶體管分成四段或六段或更多.排列成二維陣列如圖4所示為陣列二維共質(zhì)心版圖.

圖4 二維共質(zhì)心版圖

3 運(yùn)放版圖匹配設(shè)計(jì)

放大器電路如圖5所示，本文在綜合考慮版圖的匹配度、寄生效應(yīng)、可靠性以及布局布線的基礎(chǔ)上，完成運(yùn)算放大器的版圖設(shè)計(jì).

3.1 尾電流鏡象匹配版圖設(shè)計(jì)

對于大多數(shù)模擬電路，一般要求MOS管柵極的長度比工藝要求的最小尺寸要稍大一些，這樣溝道長度調(diào)制對長溝道器件的影響比短溝道器件的影響小.如果版圖設(shè)計(jì)欠妥，大尺寸的MOS管會引起較大的寄生效應(yīng).晶體管的源極和漏極只有一個接觸孔時的注入電阻很大，通過在源區(qū)和漏區(qū)加入可能多的接觸孔可以減小注入電阻.因此，增加接觸孔的數(shù)目可以減小接觸電阻，增大導(dǎo)電能力，使整個器件的電流負(fù)載更加分散.圖5電路中P0、P3電流鏡象匹配，而且都是大尺寸(27/1)PMOS晶體管，為了確保質(zhì)心完全對準(zhǔn)，版圖采用ABBA叉指結(jié)構(gòu)，而且源區(qū)、漏區(qū)的接觸孔盡可能多.

圖5 運(yùn)算放大器電路圖

3.2 有源電流鏡象匹配版圖設(shè)計(jì)

把需要匹配的有源負(fù)載的2個器件拆分成幾個并聯(lián)器件，并采用叉指結(jié)構(gòu)布局，這樣可以把工藝參數(shù)的梯度變化分?jǐn)偟?個器件上，從而使兩個器件匹配得更好.如圖6所示為圖5中有源負(fù)載N1、N2的電流鏡象版圖.在電路圖中把每個NMOS管拆分成2個并聯(lián)的MOS管，每個NMOS管W/L尺寸為12/12，那么版圖中每個NMOS管的W/L尺寸為6/12.再采用二維共質(zhì)心AB BA方式進(jìn)行布局，可以顯著提高器件之間的匹配程度.

圖6 有源負(fù)載匹配版圖

3.3 差分輸入級匹配設(shè)計(jì)

在設(shè)計(jì)中為了減小系統(tǒng)失配，單管采用叉指結(jié)構(gòu)，對匹配度要求比較高的電路—差分輸入級，采用了共質(zhì)心和對稱布局方式.對稱性要考慮器件以及其周圍的環(huán)境.差分輸入級必須要仔細(xì)設(shè)計(jì)布局，因?yàn)檩斎爰壍牟黄ヅ鋵?dǎo)致的失真會被輸出級放大［5］.

放大器差分輸入級中的P1、P2管是差分信號輸入端，放置的方式會在很大程度上影響電路的性能.2個管子在布局時可以沿不同方向放置，考慮到在圓片加工及光刻等工藝過程在不同方向存在差異性，這種差異破壞了對稱性，結(jié)果會產(chǎn)生失配.所以選擇將差分輸入的2個管子對稱放置.電路差分輸入級的管子寬長比都較大，采用了叉指結(jié)構(gòu).這種結(jié)構(gòu)的問題是每個管子橫向梯度過大帶來輸入失調(diào)電壓較大.為了減小橫向梯度這種不利因素，實(shí)現(xiàn)高精度匹配，本設(shè)計(jì)采用了二維共質(zhì)心布局法，將2個管子分別拆成原來寬度一半的管子，沿對角線放置，形如簡單二維結(jié)構(gòu)AB BA，這種布局可以滿足大多數(shù)叉指結(jié)構(gòu)的規(guī)則，但是分散性不是最優(yōu)，如果二維陣列變大，由于分散性較差，從而使得二維陣列越來越容易受到非線性成分引起的失配.因此，可將差分輸入對管拆分成16個并聯(lián)器件，并采用叉指結(jié)構(gòu)布局.這樣每個晶體管的尺寸成為16/1.5，本設(shè)計(jì)中一個分散性較好的交叉耦合二維共質(zhì)心結(jié)構(gòu)為，如圖 7所示.

圖7 輸入差分對管匹配版圖

接觸孔會導(dǎo)致寄生電阻，電阻過大會導(dǎo)致在電阻上損失的電壓過大，使整個電路的功耗增加.恰當(dāng)?shù)陌鎴D能使電阻最小，從而減小電路的功耗.如圖7所示的叉指結(jié)構(gòu)，用16個PMOS管并聯(lián)代替原來的1個管子.1個管子的柵接觸電阻為Rg，使用叉指結(jié)構(gòu)的柵電阻是原來的叉指結(jié)構(gòu)利用電阻并聯(lián)特性減小了柵極的接觸電阻.

使用保護(hù)環(huán)，P型環(huán)環(huán)繞NMOS并接地，N型環(huán)環(huán)繞PMOS并接電源，一方面可以降低阱電阻和襯底電阻的阻值，另一方面可阻止電子到達(dá)BJT的基極.為了加強(qiáng)保護(hù)，使用了雙保護(hù)環(huán).

3.4 電阻版圖

多晶硅電阻相對精度較高.某工藝中多晶硅電阻有多晶硅1電阻、多晶硅2低值電阻、多晶硅2高值電阻.由于工藝的影響，多晶硅電阻的線條寬度可以做得很細(xì)，因此在相同的阻值下其版圖面積占用最小.由于采用了場氧化層作為隔離，所以多晶硅電阻可以承受高達(dá)100 V的擊穿電壓，同時多晶硅電阻的方塊電阻可選范圍大，阻值精確，因此應(yīng)用也最廣［6］.多晶硅2中的摻雜可分為輕摻雜和重?fù)诫s兩種.如果是重?fù)诫s，可以得到方塊電阻值為75 Ω/μm2左右的多晶硅2電阻;如果是輕摻雜，方塊電阻可高達(dá)1 Ω/μm2以上的多晶硅2高值電阻.兩種電阻的截面圖完全相同.

因?yàn)槎嗑Ч?電阻在版圖上具有多晶硅1保護(hù)層，因而具有比多晶硅l電阻更好的特性，所以在運(yùn)算放大器中的電阻均采用多晶硅2制成的電阻.如圖8所示為運(yùn)放多晶硅2低值電阻版圖.

圖8 多晶硅2低值電阻版圖

3.5 電容版圖

某工藝可提供的電容有:OS電容、多晶硅-絕緣體-多晶硅電容(PIP電容)和金屬-絕緣體-金屬電容(MIM電容).MOS電容的上極板是MOS管的柵區(qū)，下極板是與阱區(qū)連接的源漏.PIP電容的上極板是重?fù)诫s的多晶硅P2，下極板是多晶硅GT，PIP電容每單位面積電容為1.0 fF/μm2.相比MOS電容，由于PIP電容采用了場氧化層隔離，因此它具有較小的寄生電容和電阻，參數(shù)的精確度比較大，因此運(yùn)放中的電容和帶隙基準(zhǔn)源中的電容均采用PIP電容.而ESD保護(hù)電路中的電容，不需要較高的精確度，因此可采用MOS電容.

3.6 布局布線

版圖中的寄生電容、電阻無處不在，對電路性能會產(chǎn)生負(fù)面影響，寄生不僅是某一層對襯底形成寄生，層與層之間、層與層的側(cè)面之間都存在寄生.為了減小寄生對電路的干擾，在繪制版圖的時候應(yīng)盡量避免雜亂無章的布線，避免從管子和重要電路上走線.

在本設(shè)計(jì)中，布局時規(guī)定第一層金屬主要是橫向布線，第二層金屬主要是縱向布線，第一層主要用于局部布線，第二層主要用于全局布線.這樣不僅使布線方便與規(guī)整，而且可以減小不同層布線之間的寄生電容，同時盡量減小行線長度，而電源和地線必須保證足夠的寬度.

3.7 可靠性的版圖設(shè)計(jì)

當(dāng)大面積的第一層金屬直接與柵極相連，在金屬腐蝕過程中，其周圍聚集的離子會增加其電勢，進(jìn)而使柵電壓增加，導(dǎo)致柵氧化層擊穿，這就是天線效應(yīng)［7］，大面積的多晶硅也有可能出現(xiàn)天線效應(yīng)，所以要盡量減小連接?xùn)诺亩嗑Ш偷谝粚咏饘俚拿娣e，盡量采用第二層金屬過渡.當(dāng)源或漏端是正向偏壓時，它會對相鄰管子的反偏結(jié)注入少子，相鄰的NMOS和PMOS晶體管間的少子變化會引發(fā)閂鎖效應(yīng)［8］.為了防止閂鎖效應(yīng)，在P管和N管周圍分別圍上了保護(hù)環(huán)，并在地線上均勻地設(shè)計(jì)了很多接觸孔以保證襯底和地的充分接觸.

綜合以上分析，設(shè)計(jì)的運(yùn)算放大器版圖如圖9所示.

圖9 運(yùn)算放大器版圖

4 結(jié)論

本文結(jié)合工藝對模擬CMOS集成電路版圖匹配作了詳盡的分析和具體的匹配設(shè)計(jì)，突出介紹了共質(zhì)心叉指結(jié)構(gòu)的版圖匹配，對一維、二維共質(zhì)心布局做了詳盡的分析并給出了對應(yīng)的設(shè)計(jì)實(shí)例，可供模擬版圖設(shè)計(jì)師參考.給出一個運(yùn)放版圖實(shí)例，對輸入差分對管和電流鏡采用了二維共質(zhì)心和對稱布局方式結(jié)構(gòu)設(shè)計(jì)，對稱性考慮了器件及其周圍的環(huán)境的影響，實(shí)現(xiàn)了很好的匹配效果.最后對版圖的布局布線和可靠性設(shè)計(jì)給出了說明.

［1］ALAN H.模擬電路版圖的藝術(shù)［M］.北京:電子工業(yè)出版社，2007:440-456.

［2］于雷，王雪文，鄧周虎，等.CMOS集成電路中MOS管匹配特性分析［J］.西北大學(xué)學(xué)報(bào):自然科學(xué)版，2007，37(5):748-752.

［3］姚芳，李秋利.淺談CMOS模擬集成電路版圖設(shè)計(jì)的器件匹配方法［J］.集成電路通訊，2008，26(4):18-23.

［4］金善子.模擬電路版圖設(shè)計(jì)中的匹配藝術(shù)［J］.中國集成電路，2006(91):48-51.

［5］劉彤芳.低失配CMOS差分放大器的后端版圖設(shè)計(jì)研究［J］.中國集成電路，2009(118):58-61.

［6］BAKER R J.CMOS 電路設(shè)計(jì)、布局與仿真［M］.北京:人民郵電出版社，2008:103-120.

［7］王海蓉.集成模擬電路版圖設(shè)計(jì)的故障機(jī)制及解決措施［J］.科技信息，2009(23):492-493.

［8］董麗鳳，李艷麗，王吉源.CMOS集成電路閂鎖效應(yīng)抑制技術(shù)［J］.電子與封裝，2010，10(9):28-30.

(責(zé)任編輯:沈鳳英)

A CMOS Amplifier Layout Design Based on Matching Technology

LI Liang
(Department of Electronic Information Engineering，Suzhou Vocational University，Suzhou 215104，China)

TN432

A

1008-5475(2012)02-0023-06

2012-02-14;

2012-03-27

李亮(1979—)，男，內(nèi)蒙古察右前旗人，講師，碩士，主要從事微電子技術(shù)研究.