梁劉永，張 龍

（中國空空導彈研究院 河南 洛陽 471009）

X波段低相噪跳頻源的設計與實現(xiàn)

梁劉永，張 龍

（中國空空導彈研究院 河南 洛陽 471009）

結合直接數(shù)字頻率合成（DDS）和鎖相環(huán)（PLL）技術完成了X波段低相噪本振跳頻源的設計。文章通過軟件仿真重點分析了本振跳頻源的低相噪設計方法，同時給出了主要的硬件選擇和詳細電路設計過程。最后對樣機的測試結果表明，本方案具有相位噪聲低、頻率控制靈活等優(yōu)點，滿足了實際工程應用。

鎖相環(huán)；直接數(shù)字頻率合成；低相噪；X波段

隨著電子技術的發(fā)展，雷達、通信、電子對抗等各類電子系統(tǒng)對頻率源的相位噪聲、頻率轉換時間、頻率分辨率及體積、功耗等指標要求越來越高。目前頻率合成的方式主要有4種[1-3]：直接模擬頻率合成（DAS）、鎖相環(huán)頻率合成（PLL）、直接數(shù)字頻率合成（DDS）、混合頻率合成（DDS+PLL）。DAS 頻率轉換時間快，但體積、功耗大，目前已很少采用；PLL輸出頻率高、頻帶寬、輸出頻譜質量好，但頻率辨率低、快轉換慢；DDS具有頻率分辨率高、頻率轉換時間短、輸出相位噪聲低等優(yōu)良特性，但輸出頻率低、雜散特性差，將DDS結合PLL的頻率合成技術綜合了兩者的優(yōu)點成為目前雷達系統(tǒng)中經(jīng)常采用的頻率合成方式[4-6]。

文中設計了一個X波段低相燥跳頻源，通過詳細設計及仿真，測試結果表明該跳頻源具有低相噪、跳頻時間短的優(yōu)點，能夠很好地滿足系統(tǒng)設計的要求。

1 系統(tǒng)主要指標與方案

1.1 系統(tǒng)主要指標要求

本文要實現(xiàn)一個X波段跳頻源作為系統(tǒng)下變頻接收鏈路的本振信號，其主要技術指標要求如下：

1）工作帶寬：100 MHz

2） 相位噪聲：≤-85 dBc/Hz@10 kHz；

3） 雜散抑制：≥-65 dBc；

4） 諧波抑制：≥-50 dBc；

5） 跳頻時間：≤20 μs；

6） 跳頻步進：2 MHz；

7）輸出功率：≥10 dBm。

1.2 系統(tǒng)方案設計

由指標可以看出，相位噪聲和雜散是本系統(tǒng)的兩個關鍵指標項，本方案以100 MHz晶振為基準，通過DDS+PLL技術的L波段跳頻電路，與基于PLL的X波段點頻電路通過上變頻實現(xiàn)本振跳頻功能。方案原理如圖1所示。

圖1 X波段本振跳頻源原理框圖Fig.1 Block diagram of X band LO hopping source

方案中X波段點頻源直接采用PLL合成的方式，PLL相當于一個窄帶跟蹤濾波器，具有良好的頻率穩(wěn)定度及相位噪聲特性，結構簡單、便于集成。

DDS和 PLL結合常見的有 PLL內嵌 DDS、DDS和 PLL輸出混頻及DDS激勵PLL等方案，前兩種都需要混頻器進行頻譜的搬移，混頻器的非線性將會產(chǎn)生大量的雜散諧波，對混頻器后端的帶通濾波器提出了較高的要求，增加了系統(tǒng)設計的復雜度，特別當DDS的輸出頻率不高時，混頻出的有用信號和鏡頻信號很近，很難用濾波器濾除干凈，因而，本文的L波段跳頻源選擇的是DDS直接激勵PLL的方案。

2 系統(tǒng)指標論證與仿真

2.1 相位噪聲分析

本方案采用X波段點頻源與L波段跳頻源上變頻的方式實現(xiàn)本振跳頻功能，根據(jù)混頻時噪聲相加原理，為滿足本振源的相噪指標要求，X波段點源及L波段跳頻源的相噪指標均須滿足指標要求。

典型鎖相環(huán)電路包括鑒相器（PD）、N分頻器、環(huán)路濾波器（LPF）、和壓控振蕩器（VCO）和參考輸入等部分組成，它們是影響環(huán)路噪聲性能的主要因素。根據(jù)鎖相環(huán)理論，在小信號鎖定狀態(tài)下可將其視為線性系統(tǒng)，環(huán)路輸出相位噪聲可以計算成所有環(huán)路噪聲源的均方根之和，圖2給出了環(huán)路噪聲模型。

圖2 鎖相環(huán)相位噪聲模型Fig.2 Model of PLL phase noise

圖中 Φosc、ΦR、ΦPD、ΦLPF、ΦVCO、ΦN分別為參考晶振、前置分頻、鑒相器、環(huán)路濾波、壓控振蕩器及分頻器引入的相位噪聲，ΦOUT為輸出相位噪聲。根據(jù)鎖相環(huán)傳輸特性：

開環(huán)傳遞函數(shù)：

閉環(huán)傳遞函數(shù)

則參考晶振引入的相噪：

鑒相器引入的相噪：

壓控振蕩器引入的相噪：

分頻器引入的相噪：

環(huán)路濾波引入的相噪：

由于鎖相環(huán)閉環(huán)傳遞函數(shù)的低通特性：

則由噪聲傳遞函數(shù)和環(huán)路傳遞函數(shù)可知，在環(huán)路帶寬以內，相位噪聲主要由晶振、鑒相器、和分頻器引入、而在環(huán)路帶寬外，相噪主要由VCO決定。為降低相噪我們采取了以下措施：

1）采用高穩(wěn)定、低相噪晶體振蕩器作為參考振蕩源。

2）選用低相噪鑒相器、提高鑒相頻率。

3）合理設計環(huán)路帶寬，兼顧相噪和跳頻時間。

根據(jù)鎖相環(huán)相噪經(jīng)驗公式，對該方案相位噪聲進行估算：

對于X波段點頻源，選擇100 MHz低相噪晶振作為參考信號，同時鑒相頻率選擇為100 MHz，PD選用模擬鑒相器HMC440，其特點是工作頻率高（可達 2 800 MHz），噪聲基底非常低（SSB相噪基底-233 dBc/Hz，并集成5 bit數(shù)控程序分頻器，是低相位噪聲鎖相頻率合成器的關鍵部件，將參數(shù)代入式（9）

同理，對于L波段跳頻源，鎖相芯片選擇AD公司的ADF4106，該產(chǎn)品歸一化相噪基底為-219 dBc/Hz。

根據(jù)混頻時噪聲相加原理，考慮放大器的相噪惡化（按3 dB估算）。X波段點頻和L波段跳頻源混頻后輸出相噪為：

圖3 X波段點頻源相位噪聲仿真結果Fig.3 SimulationresultofXbandpoint-frequencysourcephasenoise

圖4 L波段跳頻源相位噪聲仿真結果Fig.4 Simulation result of L band hopping source phase noise

圖3、圖4分別給出了X波段點源和L波段跳頻源的相噪仿真結果。從圖中可以看出，兩部分電路相位噪聲與指標相比均有較大余量、保證了混頻放大后相噪滿足指標要求。

2.2 雜散特性分析

鎖相環(huán)雜散主要有兩種，一種是外部串擾對VCO的調制，另一種是鑒相頻率的泄漏，對于外部串擾需要找到干擾源，切斷干擾回路。而對于鑒相泄漏一般是在通過合理設計環(huán)路帶寬，利用環(huán)路的低通濾波特性來抑制鑒相泄漏，必要時可在環(huán)路濾波器之后再加一級低通濾波的方法加以抑制，為了不影響環(huán)路濾波的參數(shù)，輔助濾波的帶寬一般應取環(huán)路帶寬的十倍以上。另外鑒相頻率不能取的太低，避免其落入環(huán)路帶寬內。對于本方案L波段跳頻環(huán)環(huán)路帶寬設計為100 kHz，遠遠小于DDS輸出的鑒相頻率，由于環(huán)路的低通濾波的特性可以將鑒相頻率抑制到80 dBc以下，同樣的X波段點源的環(huán)路帶寬設計為1 MHz，也遠低于100 MHz的鑒相頻率，可以較好地抑制鑒相泄漏。

DDS的雜散很多[7]，主要由于幅度量化誤差和相位截斷誤差產(chǎn)生，大小一般在-80～-75 dBc之間。當用DDS驅動PLL時，因為PLL相當于一個窄帶高Q值得跟蹤濾波器，在環(huán)路帶寬以外，DDS的雜散大部分都會被抑制。

L波段跳頻源和X波段點頻源上變頻產(chǎn)生的組合雜散采用腔體濾波器濾除，腔體濾波器具有插損小、Q值高、帶外抑制好的特點，適用微波頻段應用，實際定制加工的濾波器阻帶抑制達65 dB。圖5給出了信號和雜散經(jīng)過混頻、濾波、放大后的功率估算。從圖中可以看出，輸出信號對混頻組合分量的泄漏抑制達74 dBc，滿足指標65 dBc的要求。

圖5 本振源對混頻組合分量的抑制Fig.5 The restrain of local oscillator to mixing combination

另外，在本方案中多個器件需要共用電源，為避免信號同過電源線相互串擾，在電源處理上增加去耦電路，低頻大容量電容和高頻低容量電容配對使用，并在器件引腳出增加去耦電容，提高電路雜散性能。

2.3 跳頻時間分析

由于方案采用X波段點源和L波段跳頻源上變頻方案，跳頻時間主要由L波段跳頻源決定。L波段跳頻環(huán)的跳頻鎖定時間包括DDS的頻率轉換時間、PLL的轉換時間和控制電路轉換時間。DDS頻率跳變時間為納秒級，與PLL和控制電路的轉換時間相比可以忽略。

PLL頻率轉換時間與環(huán)路狀態(tài)有關，鎖相環(huán)的存在著相位捕獲和頻率捕獲兩個過程。通常頻率捕獲的時間遠大于相位捕獲時間，鎖相環(huán)跳頻時間通常指的就是頻率捕獲時間。本文采用高直流增益的有源比例積分二階環(huán)，頻率捕獲時間取決于以下因素：

1）跳頻步長：步長越小，捕獲時間越短，反之越長，對于本方案，DDS激勵的頻率步進在kHz范圍，可以保證環(huán)路有較小的捕獲時間。

2）環(huán)路帶寬：帶寬越寬，捕獲時間越短，反之越長。同時環(huán)路帶寬的選擇還要兼顧PLL的相噪性能，一般選擇為VCO的相噪特性曲線和鎖相芯片相噪特性曲線的交叉點。

3）阻尼系數(shù)：阻尼系數(shù)越大，捕獲時間越短，反之越長。

ADIsimPLL是ADI公司推出的專門用于鎖相環(huán)電路設計的軟件，其內部提供了大量的器件模型，操作界面簡潔，非常適用于ADI公司的PLL芯片進行設計。采用圖6所示的原理框圖，對鎖相環(huán)進行了仿真，圖7為環(huán)路仿真結果。從跳頻時間仿真結果中可以看出頻率穩(wěn)定時間只有5 μs。頻碼控制部分采用FPGA并行控制DDS芯片的方式，可以將控制轉換時間控制在10 μs以內，頻率轉換總時間最終可以滿足指標。

圖6 L波段跳頻源仿真原理圖Fig.6 L band hopping source simulation schematic diagram

3 硬件電路加工及測試

本振源低頻電路板采用FR-4，介電常數(shù)為4.6，高頻部分采用Rogers5880，介電常數(shù)2.2。加工過程包括芯片共晶、金絲鍵合、基片燒結、回流焊貼裝工藝、總裝等工序，對于局部需要手工調試的器件采用手工焊接工藝。

圖7 L波段跳頻源跳頻時間仿真結果Fig.7 Simulation result of L band hopping source hopping time

由于整個電路結構復雜，既有模擬電路又有數(shù)字電路，模擬電路中又含有中頻電路和微波電路，為了保證低相位噪聲和雜散性能，避免各個部分之間的射頻干擾，采取了多腔體結構，并在結構設計中尤其注意了微波吸波材料的使用。在整體電路加工完后，加電測試，針對各個功能模塊問題，在調試過程中先分腔逐個功能模塊進行調試，通過不斷調試改進，表1為電路測試結果。電路測試值表明各項性能均達到了指標要求。

表1 X波段本振源實際測試結果Tab.1 Test results of X band LO

4 結 論

作為X波段跳頻接收機的關鍵部分，本文綜合利用DDS和PLL技術完成了X波段本振跳頻源的詳細設計和加工測試，測試結果表明方案合理可行。文章通過理論分析和仿真詳細論證了相位噪聲、雜散和跳頻時間等頻率源關鍵指標的實現(xiàn)方法。所完成的頻率源具有相噪低、頻率控制靈活等優(yōu)點，達到了預期的工程目標。

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Design of an X-band low phase noise local oscillator

LIANG Liu-yong，ZHANG Long
（China Airborne Missile Academy，Luoyang471009，China）

An X-band low phase noise local oscillator is described based on DDS and PLL technology.Deeply，it analyses implementation of low phase noise using software simulating.Also，the main hardware devices and specific circuits is introduced.At last，the test results indicate that the oscillator obtains advantages of excellent phase noise and quality of flexible frequency controlling.It can meet the needs of project practically.

PLL ；DDS； low phase noise； X band

TN74

A

1674－6236（2012）04-0135-04

2011-12-16 稿件編號：201112093

梁劉永（1982—），男，河南鄭州人，碩士，助理工程師。研究方向：雷達系統(tǒng)微波頻率源研制。