晏 宇 陳永忠 俞路陽

(中國科學(xué)院上海應(yīng)用物理研究所 上海 201800)

束流截面是表征束流性能的重要參數(shù)，束流截面測量系統(tǒng)可獲得束流截面的形狀和大小、束流發(fā)射度、能散度以及能量等參數(shù)，對加速器調(diào)試、運(yùn)行和研究必不可少。上海深紫外自由電子激光(SDUV-FEL)[1]的束流截面測量系統(tǒng)[2]包括圖像采集、氣動控制和步進(jìn)電機(jī)控制三大子系統(tǒng)，均由分立模塊組成，其中步進(jìn)電機(jī)控制子系統(tǒng)選用美國Galil公司的DMC-21x3運(yùn)動控制卡[3]，配合驅(qū)動器細(xì)分控制，定位精度達(dá)1 mm。

隨著SDUV-FEL控制步進(jìn)電機(jī)數(shù)量的增加，原有電動控制系統(tǒng)的安全保護(hù)需額外定制的軟件系統(tǒng)實(shí)現(xiàn)，對束流測量系統(tǒng)的安全性和精確性有較大影響，亟需對現(xiàn)有設(shè)備提出改進(jìn)方案。上海光源采用的束流位置測量(Beam Position Monitor, BPM)系統(tǒng)參考斯洛文尼亞Instrumentation Technology公司的Libera EBPM處理器[4]，采用RF信號直接采樣處理的工作模式，利用帶通欠采樣技術(shù)對RF信號進(jìn)行量化后，在FPGA(Field- Programmable Gate Array)中完成數(shù)字下變頻、濾波、抽取等處理而得到束流位置，典型的采樣率為百M(fèi)Hz。這類處理器能同時(shí)進(jìn)行閉軌、逐圈位置、快軌道反饋用束流位置的精確測量，數(shù)據(jù)服務(wù)器內(nèi)置其中。參考該 BPM 系統(tǒng)的成功案例，本文提出基于 ARM(Advanced RISC Machines)與FPGA的運(yùn)動控制平臺方案。

選用ARM與FPGA作為運(yùn)動控制的嵌入式通用平臺，用于束流截面測量系統(tǒng)的電動位置和氣動位置控制。ARM用于接入EPICS系統(tǒng)、電機(jī)速度控制及位置控制；FPGA完成步進(jìn)電機(jī)的閉環(huán)控制，用于接收并處理步進(jìn)電機(jī)的脈沖控制信號，同時(shí)處理光柵尺提供的反饋信號。本文對嵌入式束流截面測量系統(tǒng)的總體結(jié)構(gòu)，硬件接口設(shè)計(jì)和軟件設(shè)計(jì)進(jìn)行了分析。

1 嵌入式系統(tǒng)總體設(shè)計(jì)

電機(jī)控制模塊是運(yùn)動控制平臺的核心功能模塊，主要性能指標(biāo)包括：外接八路步進(jìn)電機(jī)，每路步進(jìn)電機(jī)通過限位信號和光柵尺反饋信號實(shí)現(xiàn)電機(jī)閉環(huán)控制，提供多個I/O擴(kuò)展接口，以便接入圖像采集系統(tǒng)和氣動控制系統(tǒng)。束流截面測量系統(tǒng)采用ARM與FPGA芯片作為主控芯片，硬件系統(tǒng)包括ARM模塊、FPGA模塊、步進(jìn)電機(jī)接口板模塊。系統(tǒng)總體設(shè)計(jì)方案如圖1所示。

在同行評審結(jié)束之后，相關(guān)美國國立衛(wèi)生研究院中心還將對擬資助課題進(jìn)行一系列評估，包括與美國國立衛(wèi)生研究院資助原則的一致性、課題經(jīng)費(fèi)預(yù)算評估、申請人課題組織管理系統(tǒng)評估、申請人能力評估、與公共政策及需求的一致性評估等。

2.3.9 腎小球?yàn)V過率 2項(xiàng)研究[6，16]報(bào)道了腎小球?yàn)V過率，各研究間有統(tǒng)計(jì)學(xué)異質(zhì)性（P＝0.001，I2＝90.4%），采用隨機(jī)效應(yīng)模型進(jìn)行分析，詳見圖10。Meta分析結(jié)果顯示，兩組患者腎小球?yàn)V過率比較，差異無統(tǒng)計(jì)學(xué)意義[WMD＝3.97，95%CI（－6.87，14.81），P＝0.47]。

圖1 系統(tǒng)總體設(shè)計(jì)原理框圖Fig.1 Block diagram of overall system design.

采用基于 ARM 和 FPGA的控制平臺，移植Linux操作系統(tǒng)到ARM中，通過IOC編程即可接入現(xiàn)有EPICS環(huán)境。ARM作為主控芯片，發(fā)送脈沖控制信號；利用FPGA的I/O端口多、功耗低、主頻高的優(yōu)點(diǎn)，充分實(shí)現(xiàn)電機(jī)控制器的功能。ARM和FPGA平臺的優(yōu)點(diǎn)在于：便于對系統(tǒng)控制策略進(jìn)行修改；根據(jù)實(shí)際需求對控制信號參數(shù)進(jìn)行設(shè)置，使系統(tǒng)具有良好的可靠性、可維護(hù)性及可擴(kuò)展性；降低了硬件采購的成本?？刂破脚_可在步進(jìn)電機(jī)控制器基礎(chǔ)上，利用空余的FPGA的I/O端口進(jìn)行功能擴(kuò)展，滿足后續(xù)的擴(kuò)展功能，系統(tǒng)保護(hù)通過FPGA硬件實(shí)現(xiàn)，不需使用額外的軟件。這樣充分利用了ARM的網(wǎng)絡(luò)傳輸功能和FPGA的并行數(shù)據(jù)處理功能，提高了電機(jī)控制系統(tǒng)的可靠性和擴(kuò)展性。

2 系統(tǒng)硬件方案

2.1 ARM和FPGA選型

秦錫麟，1942年出生于江西南昌，1964年畢業(yè)于景德鎮(zhèn)陶瓷學(xué)院美術(shù)系，原任景德鎮(zhèn)陶瓷學(xué)院黨委書記、院長，現(xiàn)任景德鎮(zhèn)陶瓷學(xué)院名譽(yù)院長、教授、中國工藝美術(shù)大師。中國工藝美術(shù)大師評審委員會評委、中國陶瓷藝術(shù)評審委員會主任委員、中國陶瓷協(xié)會副理事長、中國工藝美術(shù)學(xué)會副理事長、中國美術(shù)家協(xié)會陶瓷專業(yè)委員會委員。

(2) 輸出控制信號接口設(shè)計(jì)。輸出信號為步進(jìn)電機(jī)的兩路脈沖控制信號，每路都有使能、脈沖和方向信號，8路共24個輸出信號。FPGA輸出信號經(jīng)電平轉(zhuǎn)換和光電隔離后輸?shù)讲竭M(jìn)電機(jī)驅(qū)動器。

運(yùn)動控制平臺系統(tǒng)軟件設(shè)計(jì)包括FPGA控制模塊、Linux系統(tǒng)的驅(qū)動開發(fā)、控制界面編程和EPICS的移植。FPGA編程采用模塊化設(shè)計(jì)，單獨(dú)控制各路步進(jìn)電機(jī)，以完善系統(tǒng)的控制功能，便于提高電機(jī)的控制精度和步進(jìn)電機(jī)控制器的靈敏度，增強(qiáng)系統(tǒng)的可靠性；ARM部件編程在嵌入式Linux操作系統(tǒng)環(huán)境下實(shí)現(xiàn)。

S3C2440的CPU主頻400 MHz，最高533 MHz；Flash容量64 MB，可供移植嵌入式Linux操作系統(tǒng)。

FIFO存儲器內(nèi)部有讀寫指針，使用數(shù)據(jù)寄存器訪問，當(dāng)ARM讀取一個數(shù)據(jù)后，F(xiàn)IFO讀指針會指向下一個數(shù)據(jù)，再次讀取時(shí)讀取下一個數(shù)據(jù)，寫入端操作同理。

XC3S400-4PQ208芯片的系統(tǒng)門數(shù)400 k，等效邏輯單元8064，分布式RAM容量56 kb，塊RAM容量288 kb，專用乘法器5個，數(shù)字時(shí)鐘管理單元4個，最大用戶IO數(shù)141個。

2.2 步進(jìn)電機(jī)接口板設(shè)計(jì)

FPGA到ARM的接口包括上行異步FIFO和下行異步FIFO，判斷兩個異步FIFO的狀態(tài)。上行異步和下行異步 FIFO分別用來緩存來自或發(fā)送給ARM的數(shù)據(jù)。

圖2 X路步進(jìn)電機(jī)接口電路Fig.2 X-axis of stepper motor interface circuit.

圖3 步進(jìn)電機(jī)接口板實(shí)物圖Fig.3 PCB of stepper motor interface board.

(1) 輸入限位信號接口設(shè)計(jì)。輸入限位信號包括限位信號 LIMITX+、LIMITX-～LIMITE+、LIMITE-，檢測到限位信號后，限位信號觸發(fā)，立即停止相應(yīng)電機(jī)的運(yùn)動；限位消除，電機(jī)才能在該方向上繼續(xù)運(yùn)動。

FPGA模塊的主要功能是利用XC3S400的I/O端口設(shè)計(jì)電機(jī)控制信號的輸入輸出、光柵尺信號的輸入以及外圍的擴(kuò)展輸入輸出。還可通過JTAG接口編程對I/O進(jìn)行重配置，增加了系統(tǒng)的靈活性。

(3) 光柵尺信號接口設(shè)計(jì)。光柵尺信號提供三對差分信號A+、A–、B+、B–、Z+、Z–作為反饋，三對信號需經(jīng)差分電路轉(zhuǎn)換為單路信號A、B、Z。差分電路由 26LS32構(gòu)成，將輸入的一對極性相反的光柵尺反饋信號轉(zhuǎn)換為單極性的方波信號。其中A、B兩路信號為正交脈沖信號，Z路信號每轉(zhuǎn)產(chǎn)生一個低電平脈沖，用于回零時(shí)的定位控制。

經(jīng)比較選用：①水功能區(qū)水質(zhì)達(dá)標(biāo)率；②城市污水處理率；③水土流失治理率。通過這3項(xiàng)指標(biāo)反映區(qū)域?qū)λ|(zhì)、水生態(tài)保護(hù)和修復(fù)方面所取得的成效。

2.3 ARM與FPGA通信接口設(shè)計(jì)

FPGA內(nèi)部邏輯功能主要完成控制信號的轉(zhuǎn)發(fā)，與S3C2440的接口連接如圖4所示。FPGA中的狀態(tài)/命令寄存器用于對 FPGA內(nèi)部交換表進(jìn)行控制操作；設(shè)置兩個FIFO分別用作FPGA與ARM間數(shù)據(jù)傳輸?shù)妮斎肱c輸出緩沖；一個用作 FIFO數(shù)據(jù)寄存器，用于讀取 FIFO存儲器的數(shù)據(jù)，一個用作控制寄存器。S3C2440提供了 16位寬數(shù)據(jù)總線DATA[0:15]和8位寬地址總線ADDR[0:7]，并采用4組控制信號進(jìn)行控制數(shù)據(jù)傳輸：nGCS2為片選使能控制信號，即選擇BANK2，nOE為使能信號；nWE為寫數(shù)據(jù)信號，nRD為讀信號，nINT0為FPGA對ARM的中斷信號。該控制信號須由GPIO控制寄存器單獨(dú)設(shè)定。由于S3C2440的總線時(shí)鐘頻率為100 MHZ，總線操作周期很短，F(xiàn)PGA可通過控制ARM9的nWAIT引腳延長ARM總線操作周期[5]。

圖4 S3C2440與XC3S400的接口連接Fig.4 Interface connection between S3C2440 and XC3S400.

步進(jìn)電機(jī)接口板中X路控制電路見圖2，其余7路與X路類同；接口板印刷電路板實(shí)物見圖3。

束流截面測量系統(tǒng)硬件實(shí)物如圖5，步進(jìn)電機(jī)接口板位于正中，接口板上方小板是FPGA實(shí)驗(yàn)板，接口板左邊是ARM實(shí)驗(yàn)板，機(jī)箱兩側(cè)是電源，機(jī)箱下部是步進(jìn)電機(jī)驅(qū)動器；FPGA與步進(jìn)電機(jī)接口板通過總線插槽連接，F(xiàn)PGA與ARM間的數(shù)據(jù)通信接口通過外接總線連接。圖中接口板各器件焊接及接口連接全部手工實(shí)現(xiàn)，檢測并保證了開發(fā)板中各功能模塊的信號完整性。

幾個月下來，媼婦譜的萬千種變局，師徒四人閉門苦研，都已經(jīng)爛熟于心，這飛來的棋局，果然是玄之又玄，打開了圍棋的眾妙之門，有時(shí)候他們連夜打譜，聽著夜雨打著窗外的新荷，不知東方之既白，這種夢幻般的體會，也是從前沒有過的，星雨常想，比較起畫畫、彈琴、書法，也許圍棋才是我的真愛？這樣一閃念，林師父、蘇師父、顏師父的影像便在她眼前一一浮現(xiàn)，按下葫蘆浮起瓢，讓她自己都覺得內(nèi)疚起來。

圖5 束流截面測量系統(tǒng)硬件實(shí)物圖Fig.5 Photo of the prototype beam profile diagnostic system.

3 系統(tǒng)軟件設(shè)計(jì)

推薦理由:1.十三五重點(diǎn)圖書，國家出版基金資助項(xiàng)目 2.主編系中科院院士，參與編寫的人員均為國內(nèi)該領(lǐng)域成果比較突出的學(xué)者，圖書原創(chuàng)性高，內(nèi)容權(quán)威，包括很多發(fā)表在Science，Nature等國際一流期刊上的研究成果。3.代表了我國近年來在電催化納米材料科學(xué)和技術(shù)研究中的最新進(jìn)展。

基體元素信號值遠(yuǎn)遠(yuǎn)高于其空白值，且基體元素信號值的穩(wěn)定性也是影響測定結(jié)果穩(wěn)定性的主要因素，故實(shí)驗(yàn)選擇63Cu的信號強(qiáng)度為考核對象。在表1中其他條件參數(shù)不變的情況下，采用純銅光譜標(biāo)準(zhǔn)樣品T02逐級優(yōu)化了激光剝蝕系統(tǒng)的激光能量、剝蝕孔徑、掃描速率以及載氣流速4個影響激光剝蝕固體進(jìn)樣產(chǎn)生瞬時(shí)信號的關(guān)鍵參數(shù)，使63Cu的信號強(qiáng)度穩(wěn)定并達(dá)到最大值[11]。

3.1 FPGA控制模塊

FPGA控制模塊軟件設(shè)計(jì)控制邏輯如圖6所示。FPGA編程需實(shí)現(xiàn)FIFO邏輯控制、時(shí)鐘發(fā)生器、步進(jìn)電機(jī)控制和光柵尺反饋信號處理。

本方案中ARM芯片采用韓國Samsung公司的ARM9系列處理器S3C2440，F(xiàn)PGA芯片采用美國Xilinx公司的Spartan 3系列的XC3S400-4PQ208。

圖6 FPGA模塊控制邏輯Fig.6 Control logic of the FPGA module.

“微型探究”策略引導(dǎo)：提升學(xué)生的數(shù)學(xué)抽象能力是課堂探究教學(xué)的中心環(huán)節(jié)，因此在課堂中教師要設(shè)計(jì)富有思考性的“微型探究”活動，引導(dǎo)學(xué)生經(jīng)歷一個從“形”到“數(shù)”的認(rèn)識過程，也就是要經(jīng)歷從幾何直觀到理性認(rèn)識的過程，使學(xué)生在探索、體驗(yàn)和感悟中促成思考方法的不斷優(yōu)化，提升數(shù)學(xué)抽象能力，催生學(xué)習(xí)的智慧.

時(shí)鐘發(fā)生器產(chǎn)生FIFO讀寫時(shí)鐘信號，F(xiàn)IFO通過寫時(shí)鐘信號將數(shù)據(jù)讀入，F(xiàn)IFO數(shù)據(jù)半滿時(shí)(存入4096個bit)產(chǎn)生半滿中斷信號，通知ARM讀取數(shù)據(jù)。

步進(jìn)電機(jī)閉環(huán)控制通過接收ARM發(fā)送的脈沖控制信號，使用Verilog HDL編程實(shí)現(xiàn)步進(jìn)電機(jī)的邏輯控制功能。光柵尺反饋信號將反饋的數(shù)據(jù)信號存入FIFO中，待ARM進(jìn)行讀取。FPGA模塊中FIFO功能測試使用邏輯分析儀及ModelSim仿真觀察程序波形，可實(shí)時(shí)獲取和調(diào)試信號邏輯。

3.2 Linux系統(tǒng)移植和驅(qū)動開發(fā)

嵌入式Linux系統(tǒng)采用2.6.24的內(nèi)核版本，系統(tǒng)移植主要使用U-boot實(shí)現(xiàn)，文件系統(tǒng)的燒寫和程序配置參照 ARM 開發(fā)板的在線文檔實(shí)現(xiàn)。FPGA設(shè)備驅(qū)動開發(fā)采用通用的編程方案，使FPGA驅(qū)動程序不限于固定的FPGA芯片。FPGA設(shè)備在Linux系統(tǒng)中屬字符設(shè)備，Linux將所有字符設(shè)備都作為文件進(jìn)行操作，對FPGA設(shè)備完成初始化后，系統(tǒng)編程需實(shí)現(xiàn)的操作函數(shù)接口封裝在 file_operations結(jié)構(gòu)體中，接口封裝主要函數(shù)包括對文件的基本操作如 read()、close()、read()、write()等，根據(jù) FPGA與ARM的連接邏輯對模塊函數(shù)進(jìn)行定制，通過改寫ioctl()函數(shù)功能，實(shí)現(xiàn)對FPGA設(shè)備的控制。FPGA設(shè)備驅(qū)動程序整體調(diào)用過程如圖7。

圖7 FPGA設(shè)備驅(qū)動數(shù)據(jù)流圖Fig.7 Dataflow of FPGA device driver.

FPGA驅(qū)動程序的主要功能是：對FPGA設(shè)備進(jìn)行初始化和釋放操作；把控制信息從內(nèi)核傳到FPGA以及從FPGA讀取數(shù)據(jù)；讀取用戶區(qū)間應(yīng)用程序的數(shù)據(jù)，傳給FPGA設(shè)備文件；回送應(yīng)用程序請求的數(shù)據(jù)、檢測和處理FPGA使用時(shí)出現(xiàn)的中斷請求和數(shù)據(jù)處理。Linux通用中斷程序的流程是在應(yīng)用程序向Linux申請了中斷通道后，系統(tǒng)會響應(yīng)外部中斷IRQ_EINT0，進(jìn)入中斷處理程序。中斷處理接受各中斷接收的信息反饋給設(shè)備，并根據(jù)服務(wù)的中斷類型進(jìn)行數(shù)據(jù)處理。FPGA設(shè)備驅(qū)動需準(zhǔn)確快速實(shí)現(xiàn)數(shù)據(jù)的讀寫操作和阻塞操作，實(shí)現(xiàn) ARM和FPGA的全雙工數(shù)據(jù)通信。驅(qū)動程序編寫后，需在FPGA端對上行和下行FIFO環(huán)回。

4 實(shí)驗(yàn)結(jié)果

FPGA設(shè)備的編程通過Verilog HDL語言完成，波形仿真結(jié)果通過Modelsim分析，RTL電路圖由Synplify生成，圖8為FIFO模塊的波形仿真圖。ARM 端嵌入式平臺下測試用的圖形界面用 Qtopia編程實(shí)現(xiàn)，圖9為ARM與FPGA通信控制界面圖。

圖8 FPGA光柵尺信號仿真波形圖Fig.8 Simulation wave of FPGA’s encoder signals.

圖9 ARM與FPGA通信控制界面Fig.9 ARM embedded system control GUI.

實(shí)驗(yàn)室環(huán)境下硬件測試系統(tǒng)的編碼器回饋頻率最高可達(dá)12 MHz，步進(jìn)輸出頻率最高達(dá)3 MHz (脈沖及方向)，可實(shí)現(xiàn)光柵尺回饋、原點(diǎn)復(fù)歸、正負(fù)極限控制、支持1–8軸電機(jī)控制，單軸控制下配合驅(qū)動細(xì)分控制器的定位精度為 2 μm，與 DMC-21x3運(yùn)動控制卡的定位精度相差1 μm。

5 結(jié)語

搭建了ARM和FPGA運(yùn)動控制平臺后，控制系統(tǒng)的擴(kuò)展性得到提高，實(shí)現(xiàn)了預(yù)想中的要求。后續(xù)的開發(fā)工作包括在Linux中完善步進(jìn)電機(jī)控制的GUI開發(fā)及EPICS環(huán)境的移植，進(jìn)一步改進(jìn)FPGA的控制邏輯，提高步進(jìn)電機(jī)控制安全性和定位精度。

ARM和FPGA架構(gòu)的束流截面測量系統(tǒng)進(jìn)展順利，對單個步進(jìn)電機(jī)控制可達(dá)到2 μm的定位精度，有效實(shí)現(xiàn)了單個步進(jìn)電機(jī)的閉環(huán)控制。考慮到FEL隧道中同時(shí)操作多個電機(jī)的需求，后期開發(fā)需進(jìn)一步完善系統(tǒng)功能，在進(jìn)行現(xiàn)場在線測試后，爭取替代現(xiàn)有隧道中的電機(jī)控制系統(tǒng)，從而提高FEL裝置數(shù)據(jù)采集可靠性和擴(kuò)展性，并改善束流測量的效率和準(zhǔn)確率。

1 ZHAO Zhentang. Design study for the sduv-fel facility[R].Proceedings of APAC, Gyeongju, Korea, 2004: 161–163

2 Takano S, Masaki M. OTR based monitor of injection beam for top-up operation of the spring-8[R]. Proceedings of the DIPAC, 2005: 72–74

3 Galil Motion Control Inc. DMC-21x2/21x3 Manual[Z].Rocklin, California, US, 2008

4 Instrumentation Technologies Company. Libera electron specification 1.91[Z]. 2007

5 劉 源, 朱善安. 基于ARM9和CPLD的嵌入式工業(yè)控制系統(tǒng)[J]. 機(jī)電工程, 2007, 24(1): 39–49 LIU Yuan, ZHU Shanan. The embedded industry controlling system based on ARM9 and CPLD[J]. Mech Electr Eng Mag, 2007, 24(1): 39–49