吳建川 何正全 趙蕓

【摘要】信號源是高級電子系統(tǒng)中的關(guān)鍵部件，其品質(zhì)直接影響著系統(tǒng)的性能。低噪聲、高精度是高品質(zhì)信號源的設(shè)計目標(biāo)?；谥苯訑?shù)字頻率合成技術(shù)的信號源具有廣泛的應(yīng)用價值。為了改善現(xiàn)有該類信號源的相位噪聲，本文提出了一種利用10MHz的原子鐘作為基準(zhǔn)信號源，經(jīng)過30倍倍頻后再作為直接數(shù)字頻率合成時的系統(tǒng)時鐘信號，從而獲得低相位噪聲、高精度信號源的設(shè)計方案。該信號源設(shè)計方案的提出與實(shí)現(xiàn)，對低噪聲、高精度信號源的開發(fā)具有重要指導(dǎo)意義。

【關(guān)鍵詞】DDSMCU相噪

一、前言

隨著技術(shù)的進(jìn)步電子系統(tǒng)對信號源的頻譜純度、頻率穩(wěn)定度、雜散等要求越來越高、為滿足這些要求，頻率合成技術(shù)發(fā)展到一個新的階段，直接數(shù)字頻率合成技術(shù)是基于全數(shù)字架構(gòu)具有極低的頻率分辨率、頻率捷變速度極快、低相位噪聲、低成本、頻率捷變時相位連續(xù)等方面的優(yōu)點(diǎn)先進(jìn)技術(shù)，而且具有控制方便，可便捷生成多種信號等優(yōu)點(diǎn)。

根據(jù)學(xué)校教學(xué)和科研的需要設(shè)計制作90MHz低噪聲高精度信號源。下面將對該設(shè)備的設(shè)計和實(shí)現(xiàn)進(jìn)行闡述。

二、硬件系統(tǒng)的設(shè)計

根據(jù)實(shí)際需要該信號源采用PLL與DDS組合方案，以原子鐘輸出地10MHz標(biāo)準(zhǔn)頻率信號為系統(tǒng)時鐘原始信號，將10MHz標(biāo)準(zhǔn)頻率信號倍頻到300MHz作為系統(tǒng)DDS的系統(tǒng)時鐘參考信號。由MCU控制DDS輸出所需信號類型和頻率。系統(tǒng)框圖如圖1所示。

2.1.3AD采集電路設(shè)計

MSC1210作為51系列單片機(jī)的升級版，其優(yōu)勢主要體現(xiàn)在信號采集方面。MSC1210的AD具有8路24位的精度，其ADC在數(shù)據(jù)輸出速率為l0Hz時可以得22位的有效分辨率，并且轉(zhuǎn)換噪聲只有75nV。MSC1210的∑—△模數(shù)轉(zhuǎn)換器部分由模擬多路開關(guān)（MUX）、可選擇緩沖器（BUF）、可編程增益放大器（PGA）、基準(zhǔn)電壓源、二階∑—△調(diào)制器和數(shù)字濾波器等組成[4]。

2.2DDS子系統(tǒng)

在本設(shè)計中DDS子模塊由參考信號源、低通濾波器和DDS頻率合成器構(gòu)成。以原子鐘輸出地10MHz標(biāo)準(zhǔn)頻率信號為系統(tǒng)時鐘原始信號，將10MHz標(biāo)準(zhǔn)頻率信號倍頻到300MHz作為系統(tǒng)DDS的系統(tǒng)時鐘參考信號。低通濾波器模塊采用7階橢圓函數(shù)濾波器來實(shí)現(xiàn)。

2.2.1DDS模塊電路設(shè)計

DDS芯片采用AD公司生產(chǎn)的AD9854，可以實(shí)現(xiàn)頻率調(diào)制、幅度調(diào)制、相位調(diào)制、IQ正交調(diào)制等五模式輸出，頻率控制寄存器位數(shù)高達(dá)48位，能提供高達(dá)1uHz的頻率分辨率；相位截斷位數(shù)高達(dá)17位，能提供良好的寬帶和窄帶輸出無雜散動態(tài)范圍（SFDR）。當(dāng)采用高穩(wěn)定參考時鐘，可以輸出高穩(wěn)定度和高品質(zhì)的可調(diào)信號；接口的刷新頻率最高可達(dá)100MHz；如采用300MHz的系統(tǒng)時鐘參考信號AD9854的內(nèi)部電路結(jié)構(gòu)可保證最高輸出150MHz的同步正交頻率信號[5]。

其具體選擇模式如表2所示。

DDS芯片將輸出頻率控制字和幅度控制字對應(yīng)的信號。DDS頻率寄存器的數(shù)值由以下公式?jīng)Q定：

FTW=（輸出頻率×248）/系統(tǒng)時鐘（1）

系統(tǒng)時鐘=晶振頻率×倍頻數(shù)（2）

為了使AD9854的性能得到發(fā)揮故使系統(tǒng)時鐘到達(dá)300MHz，不采用內(nèi)部倍頻器。由上式計算出的頻率控制字的數(shù)值按位寫入頻率轉(zhuǎn)換字#1內(nèi)。

頻移鍵控模式：輸出頻率隨著FDATA變化而在TW1和TW2之間跳變。當(dāng)模式選擇控制字為001（ad9854_ram[31]=0x02）的時候，AD9854將進(jìn)入該模式。

AD9854最小系統(tǒng)原理圖如圖3所示。

2.2.3參考信號源模塊電路設(shè)計

為了使AD9854的性能得到發(fā)揮DDS的系統(tǒng)時鐘必須300MHz，如采用內(nèi)部倍頻器，使AD9854芯片的功耗過大從而導(dǎo)致溫升過高這將使得DDS芯片工作環(huán)境惡化背景熱噪聲及雜散嚴(yán)重，故本方案采用由原子鐘提供10MHz的原始信號，通過30倍倍頻電路達(dá)到300MHz，作為DDS的外部系統(tǒng)時鐘輸入。故30倍倍頻電路是控制雜散的關(guān)鍵因素，所以在倍頻電路的設(shè)計上采用混合型的倍頻設(shè)計方案。具體設(shè)計和計算過程已經(jīng)有相關(guān)的文獻(xiàn)專門論述這里就不進(jìn)行闡述了。利用雙極晶體管非線性電阻倍頻電路將原子鐘提供10MHz倍頻到150MHz后再進(jìn)行2倍頻。2倍頻電路是使用MC1496芯片構(gòu)成高頻倍頻器電路[7，8，9，10]。30倍倍頻電路原理圖如圖5所示。

三、測試與分析

設(shè)備實(shí)際輸出信號測試的結(jié)果表明，使用30倍倍頻電路后對降低輸出信號的相位噪聲有十分顯著的改善。

在印制版電路設(shè)計時對電源和數(shù)字電路部分進(jìn)行了有效的去耦濾波，數(shù)字地和模擬地分開這些措施有效的降低了輸出信號的相噪和雜散。MCU的Watch Dog電路有效的提高了整個電路的抗干擾性能。采用就近接地能有效降低高頻駐波現(xiàn)象。

四、結(jié)束語

該頻率合成器系統(tǒng)性能好壞的是由系統(tǒng)時鐘雜散和抖動精度來決定的。本文根據(jù)實(shí)驗(yàn)室建設(shè)的需要完成了對倍頻器和DDS技術(shù)原理和性能的討論；研究了頻率合成技術(shù)設(shè)計過程中所需技術(shù)，給出了降低系統(tǒng)功耗減小系統(tǒng)時鐘雜散和抖動的設(shè)計方案并給出了具體的工程實(shí)現(xiàn)。實(shí)際測試相關(guān)技術(shù)參數(shù)達(dá)到技術(shù)要求。

參考文獻(xiàn)

[1] Texas Instruments，Inc. MSC121x Precision ADC and DACs with 8051 Microcontroller and Flash Memory，2007

[2]鄧興成，姜寶鈞.單片機(jī)原理與實(shí)踐指導(dǎo).成都：電子科技大學(xué)物理電子學(xué)院，2004

[3]洪家平.中文圖形顯示控制芯片ST7920的原理與應(yīng)用.國外電子元器件，2005，1

[4] Texas Instruments，Inc. MSC121x Precision ADC and DACs with 8051 Microcontroller and Flash Memory. 2007

[5] Tony Tian，Shunjun Wu. The Analytic Model for Noise of Direct Digital Frequency Synthesizers. IEEE，2001，11-12

[6]毛敏，鄭珍，周渭.基于DDS的低通濾波器的設(shè)計與實(shí)現(xiàn).電子科技，2006，3

[7]陳元文. 5～90MHz雙極晶體管高次倍頻器.無線通信技術(shù)，1995，21（2）：47-51

[8]周思強(qiáng)，夏丹丹.銣原子頻標(biāo)用三倍頻電路設(shè)計.自動化應(yīng)用，2011，6：27-29

[9] ON Semiconductor Inc.Balanced Modulators/Demodulators MC1496 Data Sheet，2004

[10]邵倩芬.電流型開關(guān)管倍頻的最佳設(shè)計.電子科學(xué)學(xué)刊，1985，7（3）