李 晶 袁 峰 丁振良

(哈爾濱工業(yè)大學電氣工程與自動化學院，黑龍江 哈爾濱 150001)

0 引言

目前，空間物體的三維姿態(tài)測量在航空航天、船舶、軍事等領域有著重要應用?？臻g物體姿態(tài)測量方法有GPS導航法、激光干涉跟蹤法、激光雷達法以及計算機視覺測量法等［1-2］。近年來，計算機視覺對于目標的運動姿態(tài)參數(shù)測量已逐漸成為研究的熱點［3］。其中，基于線陣電荷耦合元件(charge coupled device，CCD)的姿態(tài)測量方法具有速度快、精度高等特點。

CCD電荷耦合器件具有輸出噪聲低、動態(tài)范圍大和電荷轉移效率高等優(yōu)點。按陣列排列的不同，CCD分為線陣CCD和面陣CCD［4-6］。

線陣CCD已在各種非接觸測量中得到越來越廣泛的應用:大型射電天文望遠鏡FAST項目采用線陣CCD檢測空間三維標志點的實時運動位置［7］;清華大學生物醫(yī)學工程系利用線陣CCD三維測量，在計算機輔助手術中進行立體定位［8］等。本文就是在多線陣CCD組合測量空間物體外姿態(tài)的背景下，進行線陣CCD驅動研究。

為克服以往普通數(shù)字電路芯片在實現(xiàn)線陣CCD驅動時存在電路體積大、設計復雜、靈活性和穩(wěn)定性差等缺點［9］，本文提出了一種基于復雜可編程邏輯器件(complex programmable logic device，CPLD)并使用Verilog HDL語言的線陣CCD驅動脈沖的設計方法。仿真和硬件試驗結果表明，該方法的可移植性好、通用性高，能夠滿足系統(tǒng)的要求。

1 線陣CCD的驅動電路原理

1.1 驅動電路的工作原理

驅動電路的工作原理圖如圖1所示。

圖1 TCD1708D驅動電路工作原理圖Fig.1 Working principle of TCD1708D driving circuit

由外部晶振提供一個基頻信號作為CPLD的全局輸入時鐘信號，采用Verilog HDL作為CPLD的開發(fā)語言，將編寫好的程序通過JTAG口下載到CPLD。由于采用CPLD的I/O接口電壓為3.3 V，而線陣CCD的工作電壓為5 V，因此需要對CPLD的輸出進行電平轉換。同時，CPLD輸出的波形與CCD所需的驅動脈沖波形反相，需先通過反相器產生所需的驅動脈沖，再將驅動脈沖信號送到線陣CCD的相應端口。線陣CCD正常工作以后，系統(tǒng)對線陣CCD輸出的模擬圖像信號進行放大濾波處理，再經(jīng)A/D轉換成數(shù)字信號;通過DSP對線陣CCD的數(shù)字信號進行處理和存儲，從而完成CCD的數(shù)據(jù)采集處理任務。

1.2 TCD1708D 主要特性

線陣CCD由一系列光敏像元(即MOS電容)組成。當光敏元在受到外界光照時，CCD將產生光電荷，這些光電荷被存儲在由電極形成的勢阱中。

經(jīng)過一定時間的積累，在驅動脈沖的作用下，CCD中存儲的光敏元電荷包將按順序向輸出端移動，此時的光信號經(jīng)過輸出放大，得到與存儲電荷成正比的電壓信號［10］。

系統(tǒng)采用的線陣CCD芯片是Toshiba公司生產的TCD1708D。TCD1708D是一款高靈敏度、低電流的兩相CCD圖像傳感器，其有效像敏單元共7450個。光敏單元尺寸為4.7 μm ×4.7 μm，光敏單元中心之間的距離為4.7 μm，掃描一張 A3尺寸的紙可以提供24線/mm的精度。

TCD1708D內部結構如圖2所示。信號分為奇數(shù)列和偶數(shù)列同時輸出，即OS1和OS2［11］。

圖2 TCD1708D內部結構圖Fig.2 Internal structure of TCD1708D

2 TCD1708D的驅動時序設計

TCD1708D的驅動時序關系圖如圖3所示。

圖3 TCD1708D驅動脈沖時序圖Fig.3 TCD1708D drive pulse timing

TCD1708D采用兩相驅動脈沖工作，在移位脈沖(SH)、電荷轉移脈沖(φ1E，O 和 φ2E，O)、復位脈沖(RS)和鉗位脈沖(CP)這5路脈沖驅動下正常工作。SH的上升沿意味著線陣CCD開始輸出信號。單相脈沖在依次輸出64個無效信號、3725個有效信號后，再輸出8個無效信號。因此，積分時間至少是3797個脈沖寬度的時間。

為了配合后續(xù)電路，取周期數(shù)為4000。當SH為高電平時，為電荷轉移階段，φ1E必須同步為高電平;當SH為低電平時，光敏區(qū)對采光進行攝像，MOS電容對光生電子進行積累，φ1E也同步為低電平。但φ1E脈沖必須比SH脈沖提前上升、滯后下降。φ1E脈沖先上升意味著移位寄存器中接收電荷包的勢阱先形成，有利于電荷的轉移;而φ1E脈沖比SH脈沖后下降到低電平，是使存儲柵和移位寄存器隔離，以免φ1E電極下的電荷倒回到原勢阱。

在本系統(tǒng)中，晶振提供30 MHz的輸入時鐘信號給CPLD作為全局時鐘信號，每個時鐘周期為33 ns。φ1、φ2的工作頻率為200 kHz，由主時鐘經(jīng)150分頻產生，占空比為1∶1。RS、CP工作頻率均為200 kHz，占空比為1∶4，CP的相位要稍稍落后于RS。

設計中，本文采用 Altera公司 MAX-II系列的EPM1270T芯片。該芯片內部有1270個邏輯單元，能夠通過JTAG口進行調試，從而滿足設計要求。程序設計語言采用純文本文件Verilog HDL，并采用自頂向下的設計方法，移植性和可擴展能力較強，通用性也較好。

3 試驗結果與分析

本設計采用的CPLD開發(fā)平臺為Quartus II 7.1。在Quartus II 7.1軟件中設定好所需的參數(shù)后進行仿真試驗。Quartus II開發(fā)系統(tǒng)是一種可編程的設計環(huán)境，支持原理圖、VHDL、Verilog HDL等多種設計輸入形式，界面統(tǒng)一、操作便捷。當輸入時鐘信號頻率為30 MHz時，SH、e1、e2、RS、CP 時序均滿足線陣 CCD 的驅動要求。TCD1708D各脈沖仿真波形如圖4所示。

圖4 TCD1708D各脈沖仿真波形圖Fig.4 Simulation wave of each pulse of TCD1708D

將編寫的源程序編譯后下載到CPLD的EPM1270T芯片中，對實際電路進行測量調試。調試結果表明了本驅動時序的正確性。

4 結束語

根據(jù)空間物體外姿態(tài)測量系統(tǒng)線陣CCD數(shù)據(jù)采集的要求，設計了線性 CCD驅動脈沖時序?；赩erilog HDL語言的脈沖時序設計使得移植性較高，為后期維護提供了方便。當輸入時鐘信號頻率為30 MHz時，線陣CCD輸出的兩路實測像素信號與驅動提供的像素信號輸出頻率相符，數(shù)據(jù)的輸出速率達50幀/s。仿真和硬件試驗表明，該方法滿足系統(tǒng)的設計要求，具有可行性。

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