王宇星 ，朱 波

在DC-DC 轉(zhuǎn)換器芯片設(shè)計(jì)中，誤差放大器的參考電壓和其他模塊需要的參考電流由帶隙基準(zhǔn)產(chǎn)生，可見基準(zhǔn)的精度會直接影響到芯片的控制精度［1］。在眾多的基準(zhǔn)實(shí)現(xiàn)電路中，帶隙基準(zhǔn)(BGR)電路的研究最為廣泛［2-5］。就進(jìn)行補(bǔ)償和具有正負(fù)溫度系數(shù)的電學(xué)量而言，可以分為電流模式帶隙電壓基準(zhǔn)源和電壓模式帶隙電壓基準(zhǔn)源。為提高電壓基準(zhǔn)綜合性能水平，需將電流模與電壓模結(jié)構(gòu)的優(yōu)點(diǎn)充分結(jié)合。因此，具有負(fù)載驅(qū)動能力的電壓模Widlar 帶隙基準(zhǔn)結(jié)構(gòu)［6］，成為實(shí)現(xiàn)精度基準(zhǔn)的理想結(jié)構(gòu)選擇。

電路基于經(jīng)典的Wildar 電壓基準(zhǔn)環(huán)路控制系統(tǒng)分析的基礎(chǔ)上，通過高階補(bǔ)償完成系統(tǒng)分析和研究，進(jìn)行仿真驗(yàn)證和版圖設(shè)計(jì)，最后給出流片測試結(jié)果。

1 Widler 帶隙基準(zhǔn)基本原理

Widlar 基準(zhǔn)源［6］基本原理與電壓模基準(zhǔn)相同，不同之處表現(xiàn)為系統(tǒng)反饋環(huán)路控制不僅實(shí)現(xiàn)的支路電流匹配的條件，同時(shí)通過負(fù)反饋控制穩(wěn)定系統(tǒng)工作點(diǎn)，提高輸出負(fù)載的電流驅(qū)動能力和系統(tǒng)的PSRR 特性。圖1 所示的基于BJT 結(jié)構(gòu)的Widlar 基準(zhǔn)電路。Q3反向放大器構(gòu)成系統(tǒng)閉環(huán)負(fù)反饋控制環(huán)路，利用其VBE 電壓的箝位作用實(shí)現(xiàn)R1與R2支路電流相等，并在R3電阻上形成PTAT 電壓定義的電流并傳遞到R1中，在R1和Q1串聯(lián)支路中最終形成電壓模基準(zhǔn)輸出。反饋控制調(diào)節(jié)管Q4基極電位提供基準(zhǔn)及負(fù)載支路所需電流，維持輸出不變，并且輸出電壓由電壓模基準(zhǔn)支路定義。

圖1 基于BJT 的Widler 型電壓基準(zhǔn)

Widler 型電壓基準(zhǔn)的基準(zhǔn)電壓從Q3的集電極引出，其表達(dá)式為:

從電路上看，ΔVBE是電阻R3上的壓降，ΔVBE=R3·Ie2。如果晶體管的β 值很高，可以忽略Iβ 的影響，則Ie2=Ic2，VR3=R2·Ic2=R2/R3·ΔVBE。

將VR2代入表達(dá)式(1)得:

在電路上，電路中R1和R2近似相等，都等于VREF減去一個VBE，所以Ie1/Ie2=Ic1/Ic2=R2/R1代入式(3)得

得到Widler 帶隙基準(zhǔn)電壓表達(dá)式。式中第一項(xiàng)具有負(fù)的溫度系數(shù)，第二項(xiàng)具有正的溫度系數(shù)，適當(dāng)?shù)剡x擇電阻比值，可以使正、負(fù)溫度系數(shù)互相抵消，從而實(shí)現(xiàn)零溫度漂移。

這種結(jié)構(gòu)的缺點(diǎn)就是電源電壓比較高，提高PSRR 性能的關(guān)鍵，可通過增益調(diào)節(jié)的反饋環(huán)路控制實(shí)現(xiàn)環(huán)路穩(wěn)定，提高源跟隨緩沖器基極或柵極電位的動態(tài)調(diào)節(jié)能力，同時(shí)實(shí)現(xiàn)支路電流匹配。

2 電路實(shí)現(xiàn)

圖2 所示為基于Widler 型電壓基準(zhǔn)基本原理設(shè)計(jì)的應(yīng)用于BUCK 型DC-DC 轉(zhuǎn)換器的帶隙基準(zhǔn)電路。

其中Q1、Q2、R1、R2、R3是帶隙基準(zhǔn)電路的核心部分。Q1、Q2是采用1 ∶8的NPN 管，R1、R2和R3采用相同類型電阻;Q3、R4構(gòu)成高溫段二階溫度補(bǔ)償電路。基準(zhǔn)輸出電壓表達(dá)式為:

由于R1、R2和R3采用相同類型電阻，式(5)第二項(xiàng)是PTAT 電壓，由三極管理論知，VBE1具有負(fù)的溫度系數(shù)，是溫度的復(fù)雜高階函數(shù)，對于簡單一階補(bǔ)償?shù)膸痘鶞?zhǔn)，Vref與T 的關(guān)系曲線向上凸，極值點(diǎn)出現(xiàn)在300 K 附近，在高溫階段Vref隨溫度升高逐漸降低。由于三極管的VBE的值隨溫度升高而減小，當(dāng)溫度較低時(shí)，Q3的VBE值較高，大于電阻R2兩端電壓VR2，Q3截止，不消耗電流;當(dāng)溫度升高到一定值時(shí)，VBE，Q3小于VR2，Q3導(dǎo)通，向電阻R3注入一路電流，使得R3的等效阻值增大，Vref值增加，Vref-T 曲線趨近平坦，起到高溫段補(bǔ)償作用。調(diào)節(jié)電阻R4的值，當(dāng)R4增大，IQ3減小，補(bǔ)償作用減弱，Vref高溫段曲線降低;當(dāng)R4減小，IQ3增大，補(bǔ)償作用增強(qiáng)，Vref高溫段曲線升高，但是R4阻值的大小并不影響Q3導(dǎo)通的溫度點(diǎn)?？紤]補(bǔ)償VBE(T)二階項(xiàng)后，輸出基準(zhǔn)電壓為:

圖2 高階補(bǔ)償帶隙基準(zhǔn)電路

三極管Q3和帶隙核心主電路構(gòu)成負(fù)反饋環(huán)路，以保證系統(tǒng)工作穩(wěn)定性。

偏置電流由基準(zhǔn)電壓經(jīng)過一個VBE的壓降后除以電阻得到，表達(dá)式如下:

由此式可看到分子呈現(xiàn)正溫度系數(shù)，而R4、R5是為后面的OTP 電路產(chǎn)生偏置電流，R4、R5是高阻的PLOY 電阻，其為負(fù)溫度系數(shù)的電阻，則整個電流呈現(xiàn)了正溫效應(yīng)。實(shí)際電路中QS2會提供另外一路電流，但因?yàn)榇穗娏髦蹬c上式相比，可以忽略。另外經(jīng)過此偏置電流鏡像為后續(xù)模塊提供的一般均為OP、比較器的偏置電流，其絕對值要求并不高，因此采用此種設(shè)計(jì)。

3 仿真結(jié)果與分析

本電路運(yùn)用Cadence Spectre 工具和BD 0. 35 μm BCD 工藝，在-40 ℃～160 ℃溫度范圍條件下進(jìn)行仿真。

電源電壓上電后，電路完成啟動，輸出基準(zhǔn)電壓穩(wěn)定在1.25 V。圖3 給出了高階補(bǔ)償后bandgap 在TT/SS/FF Corner 下溫度從-40 ℃～160 ℃的掃描結(jié)果。由圖可知，在tt 模型下，最小值和最大值之間差為12.5 mV 左右，主要是低溫時(shí)效果欠佳，從-25 ℃到160 ℃的溫度系數(shù)是22×10-6/℃左右，從-40 ℃到160 ℃溫度系數(shù)是65×10-6/℃左右。

圖3 基準(zhǔn)在TT/SS/FF Corner 下溫度曲線

從圖3 可以看出，輸出的參考電壓具有二階溫度補(bǔ)償效果，而且單個Corner 下電壓隨溫度的漂移尚可。但是3 個Corner 比較可以發(fā)現(xiàn)SS 和FF 下的溫度變化在54 mV。這時(shí)，參考電壓0.923 V 的變化范圍大約在40 mV 左右。

圖4 所示，電源電壓從7.5V ～18V 的變化范圍內(nèi)，基準(zhǔn)輸出變化了0.03 mV/V，可以看出基準(zhǔn)源有良好的電源電壓穩(wěn)定性。

圖5 所示是高階補(bǔ)償后電源電壓為4.75 V 的Vref在TT/SS/FF Corner 的電源抑制比仿真結(jié)果，掃描范圍從100 Hz ～10 MHz，TT 模型下，低頻的時(shí)候電源抑制比在-57.37 dB，高頻的時(shí)候電源抑制比在-30 dB，3 個Corner 比較差異不大。基準(zhǔn)在整個工作過程中有很高的電源抑制比。

圖4 輸出電壓隨電源電壓的變化曲線

圖5 基準(zhǔn)電源在TT/SS/FF Corner 下抑制比仿真曲線

4 版圖與測試

4.1 版圖設(shè)計(jì)

帶隙基準(zhǔn)在整個電路中是非常關(guān)鍵的模塊，它是否能正常工作，直接影響到整個芯片能否正常工作，而且輸出電壓的精度等指標(biāo)是由帶隙基準(zhǔn)決定的，因此帶隙基準(zhǔn)設(shè)計(jì)時(shí)不僅要考慮電路原理圖，版圖的設(shè)計(jì)也非常重要。此模塊對匹配程度要求比較高，寄生的PNP 管要求高度匹配以保證低失調(diào)。該基準(zhǔn)電路版圖見圖6 所示。

圖6 帶隙基準(zhǔn)的版圖

4.2 測試與分析

測試工具:穩(wěn)壓源、示波器、電感電流測試儀、萬用表。如圖7 所示，當(dāng)VIN=12 V，EN=3 V，COMP與FB 短接，即可測量FB 點(diǎn)基準(zhǔn)電壓，即電阻分壓V0.9 處電壓。

圖7 基準(zhǔn)測試原理圖

表1 基準(zhǔn)常溫實(shí)測結(jié)果

從圖8 可知，基準(zhǔn)隨溫度呈負(fù)溫狀態(tài)，隨溫度的上升，基準(zhǔn)會變小，常溫下，基準(zhǔn)輸出電壓的值約為0.917 左右，與設(shè)計(jì)值相仿。

圖8 基準(zhǔn)隨溫度測試曲線

5 結(jié)束語

本文電路利用運(yùn)用Cadence 工具和BD 0. 35 μm BCD 工藝設(shè)計(jì)了一種應(yīng)用于DC-DC 轉(zhuǎn)換器專用芯片的帶隙基準(zhǔn)電路。從表2 本文電路與文獻(xiàn)［7］和文獻(xiàn)［8］電路模擬仿真性能比較，本電路精度高、結(jié)構(gòu)簡單占用芯片面積小。如進(jìn)一步優(yōu)化高價(jià)補(bǔ)償，可進(jìn)一步提高TC 性能。芯片流片后的測試結(jié)果滿足設(shè)計(jì)要求，已大量應(yīng)用于實(shí)際產(chǎn)品中。

表2 基準(zhǔn)源性能比較

［1］ 謝芳，戴慶元. 一種新型CMOS 集成降壓源IP 模塊的設(shè)計(jì)［J］.電子器件，2009，6(9):1027-1030.

［2］ Piero Malcovati，F(xiàn)ranco Maloberti，Carlo Fiocchi，et al. Curvature-Compensate BiCMOS Bandgap with 1 V Supply Voltage［J］.IEEE Journal of Solid-State Circuit，2001，36:1076-1081.

［3］ Paul R Gray，Paul J Hurst，Stephen H Lewis，et al.模擬集成電路的分析與設(shè)計(jì)［M］.北京:高等教育出版社，2005:284-310.

［4］ Kem iMoniwa A，Suneo Terasawa T，Kyoji Nakio，et al. Heuristic Method for Phase“Conflict Minimization in Automatic Phase”Shift Mask Design［J］.JPN J Appl Phys，1995，34:6584-6589.

［5］ Tham K M，Nagaraj K.A Low Supply Voltage High PSRR Voltage Reference in CMOS Process［J］. IEEE J Solid-State Circuits，1995，30(5):586-590.

［6］ Widlar R J. New Developments in IC Voltage Regulators［J］.ISSCC，1971，6(1):2-7.

［7］ 應(yīng)建華，陳嘉，王潔.低功耗、高電源抑制比基準(zhǔn)電壓源的設(shè)計(jì)［J］.半導(dǎo)體學(xué)報(bào)，2007，28(6):975-978.

［8］ Xing Xinpen，Li Dongmei，Wang Zhihual. A Novel CMOS Current Mode Bandgap Reference［J］.半導(dǎo)體學(xué)報(bào)，2008，7(29):1249-1253.