杜英+郝茂森

摘 要： 針對(duì)傳統(tǒng)頻率特性測(cè)試儀價(jià)格昂貴、體積大、使用不方便等問題提出了基于DDS和FPGA的正弦信號(hào)頻率特性測(cè)試儀。該測(cè)試儀由信號(hào)源模塊、頻率相位檢測(cè)模塊、數(shù)據(jù)處理與控制模塊、顯示模塊4部分組成。該設(shè)計(jì)采用FPGA控制 DDS芯片產(chǎn)生兩路相互正交的信號(hào)，被測(cè)信號(hào)與之相乘，經(jīng)濾波器后檢測(cè)輸出頻率、幅度和相位，最后通過顯示模塊顯示。實(shí)驗(yàn)結(jié)果證明，該頻率特性測(cè)試儀設(shè)計(jì)正確可行，且硬件結(jié)構(gòu)簡單、體積小、重量輕，能廣泛應(yīng)用于正弦信號(hào)的測(cè)量，具有較高的應(yīng)用價(jià)值。

關(guān)鍵詞： 頻率特性測(cè)試儀； DDS； FPGA； 正弦信號(hào)測(cè)量

中圖分類號(hào)： TN762?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）04?0112?03

Frequency characteristic tester based on DDS and FPGA

DU Ying1， HAO Mao?sen2

（1. Shanxi Agricultural University， Taiyuan 030801，China；

2. The Military Representative Office Stationed in Xian and Lanzhou， Engineer Military Representative Bureau， Xian 710086， China）

Abstract： In view of the issues of the expensive price， big volume and inconvenient use of the traditional frequency characteristic tester， a sinusoidal signal frequency characteristic tester based on DDS and FPGA is proposed in this paper. The tester consists of a signal source module， frequency and phase detection module， data processing and control module， and display module. In the design of this tester， FPGA is used to control the chip DDS to generate two mutually orthogonal signals， which is multiplied with the measured signal for the detection of frequency， amplitude and phase of the measured signal through filter. The parameters of the signal are finally displayed by the display module. The experimental results show that the design of the frequency characteristic testing instrument is correct and feasible， has the advantages of simple hardware structure， small size and light weight， can be widely applied to the measurement of sinusoidal signals， and has high application value.

Keywords： frequency characteristic tester； DDS； FPGA； sinusoidal signal detection

0 引 言

在雷達(dá)、通信、自動(dòng)化等領(lǐng)域中，正弦信號(hào)是工程實(shí)踐中應(yīng)用最多的電信號(hào)，因此正弦信號(hào)頻率特性測(cè)試儀在系統(tǒng)聯(lián)調(diào)測(cè)試階段和排查錯(cuò)誤過程中起著舉足輕重的作用。隨著現(xiàn)代電子技術(shù)的發(fā)展，頻率特性測(cè)試儀不斷向小型化、數(shù)字化、智能化、低功耗方向發(fā)展，直接數(shù)字合成（DDS）技術(shù)是新一代的頻率合成方法，具有精度高、穩(wěn)定性強(qiáng)的特點(diǎn)[1]。DDS技術(shù)的日益成熟，為頻率特性測(cè)試儀實(shí)現(xiàn)數(shù)字化開辟了道路。本設(shè)計(jì)采用高性能直接數(shù)據(jù)頻率合成芯片AD9854，結(jié)合FPGA技術(shù)，實(shí)現(xiàn)正弦信號(hào)頻率、幅度和相位三要素的測(cè)量和顯示。文中主要介紹了正弦頻率特性測(cè)試儀的整體設(shè)計(jì)方案、設(shè)計(jì)原理、硬件設(shè)計(jì)和軟件設(shè)計(jì)。

1 系統(tǒng)總體設(shè)計(jì)方案

頻率特性測(cè)試儀主要有信號(hào)源模塊、頻率相位檢測(cè)模塊、數(shù)據(jù)處理與控制模塊、顯示模塊4部分組成，其整體設(shè)計(jì)方案如圖1所示。

圖1 系統(tǒng)整體設(shè)計(jì)方案

其中信號(hào)源產(chǎn)生頻率、相位和持續(xù)時(shí)間均可控的兩路掃頻信號(hào)，其中一路為正弦信號(hào)，另一路為余弦信號(hào)。頻率相位檢測(cè)模塊由乘法器、濾波器和A/D轉(zhuǎn)換器組成，其中正弦信號(hào)與被測(cè)網(wǎng)絡(luò)產(chǎn)生的信號(hào)經(jīng)乘法器相乘，并經(jīng)過低通濾波器處理實(shí)現(xiàn)被測(cè)網(wǎng)絡(luò)信號(hào)頻率檢測(cè)功能；余弦信號(hào)與被測(cè)網(wǎng)絡(luò)信號(hào)經(jīng)乘法器相乘并經(jīng)過低通濾波器處理實(shí)現(xiàn)被測(cè)網(wǎng)絡(luò)信號(hào)相位檢測(cè)的功能，兩路濾波處理后的信號(hào)經(jīng)A/D轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，便于后續(xù)數(shù)據(jù)處理。數(shù)據(jù)處理與控制模塊由FPGA組成，一方面控制信號(hào)源工作，實(shí)現(xiàn)對(duì)相互正交信號(hào)的相位、頻率以及掃頻時(shí)間的控制；另一方面控制A/D轉(zhuǎn)換器實(shí)現(xiàn)模/數(shù)轉(zhuǎn)換，并將A/D轉(zhuǎn)換的數(shù)據(jù)采集到FPGA中進(jìn)行處理，最終通過顯示模塊將被測(cè)網(wǎng)絡(luò)信號(hào)的頻率和相位顯示出來，便于用戶的讀取。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 信號(hào)源模塊

目前實(shí)現(xiàn)信號(hào)源的技術(shù)主要有直接頻率合成、鎖相式頻率合成和直接數(shù)字頻率合成（Direct Digital Synthesizer，DDS）。DDS具有頻率分辨率高、頻率切換速度快且在頻率切換過程中相位連續(xù)的特點(diǎn)。本設(shè)計(jì)中采用DDS技術(shù)進(jìn)行信號(hào)源設(shè)計(jì)，選擇AD9854作為信號(hào)發(fā)生器。頻率合成芯片AD9854是ADI公司生產(chǎn)的性能優(yōu)異的DDS系列芯片，采用CMOS制造工藝，具有48位頻率字，能輸出高精度、高穩(wěn)定度的單頻信號(hào)或調(diào)制信號(hào)，具有I，Q兩路12位DAC輸出，能夠方便實(shí)現(xiàn)正交調(diào)制上的變頻功能；其內(nèi)部時(shí)鐘最高工作頻率能達(dá)到300 MHz[2?5]。通常情況下，為保證信號(hào)輸出不失真，DDS實(shí)際輸出波形的最高頻率為時(shí)鐘頻率的40%，所以AD9854輸出波形的最高頻率可達(dá)120 MHz。

AD9854的兩路DAC滿量程輸出信號(hào)的幅度可以采用內(nèi)部寄存器控制，也可以通過改變DAC RSET引腳的外圍硬件電路控制，從而使得輸出波形幅度達(dá)到后續(xù)模塊中需要的值。AD9854輸出電流值與DAC RSET引腳所接電阻有如下關(guān)系：

[Iout=39.9RSET] （1）

式中[Iout]為輸出電流。通常，[Iout]最大值不超過20 mA，滿量程電流輸出設(shè)置為最大值20 mA，當(dāng)輸出高頻信號(hào)時(shí)，總諧波失真明顯，為使輸出信號(hào)相位噪聲最小，本設(shè)計(jì)中AD9854的DAC RSET引腳所接的電阻[RSET]采用[3.9 kΩ]，同時(shí)采用寫內(nèi)部幅度控制字寄存器的方法。

鑒于AD9854輸出信號(hào)有嚴(yán)重的諧波分量和相位干擾，本設(shè)計(jì)在信號(hào)輸出端接一橢圓低通濾波器。橢圓濾波器是一種零、極點(diǎn)型濾波器，在通帶和阻帶都具有等波紋特性，因此通帶、阻帶逼近特性良好，對(duì)于同樣的性能要求，橢圓濾波器比Butterworth濾波器、chebyshev濾波器所用的階數(shù)低，過渡帶窄。本設(shè)計(jì)采用七階低通橢圓濾波器，其電路拓?fù)浣Y(jié)構(gòu)如圖2所示。

圖2 橢圓濾波電路拓?fù)浣Y(jié)構(gòu)

其中，截止頻率為150 MHz，阻帶起始頻率為165 MHz，通帶文波系數(shù)小于0.3 dB，截止頻率時(shí)衰減為3 dB，阻帶衰減為60 dB。該濾波器具有邊沿陡峭、通帶內(nèi)失真小的特點(diǎn)，信號(hào)經(jīng)過該濾波器可以得到平滑的正、余弦波。

AD9854的讀寫方式有串行和并行兩種，通過S/P SELSET引腳的電平設(shè)置，本設(shè)計(jì)中將其接高電平，使DDS工作在并行模式。

2.2 頻率相位檢測(cè)模塊

頻率相位檢測(cè)模塊有乘法器、濾波器和AD轉(zhuǎn)換器組成。假定被測(cè)網(wǎng)絡(luò)輸出的信號(hào)為：

[x=Asinωt+?] （2）

正交掃頻信號(hào)源輸出的正弦波為：

[x1=Bsinω0t] （3）

余弦波為：

[x2=Bcosω0t] （4）

正弦信號(hào)與被測(cè)信號(hào)經(jīng)乘法器后得到：

[y1=AB2cosωx+?-ω0t-cosωx+?+ω0t] （5）

余弦信號(hào)與被測(cè)信號(hào)經(jīng)乘法器后得到：

[y2=AB2sinωx+?-ω0t+sinωx+?+ω0t] （6）

當(dāng)[ω=ω0]時(shí)，乘法器的輸出為：

[y1=AB2cos ?-cos2ω0t+?] （7）

[y2=AB2sin ?+sin2ω0t+?] （8）

進(jìn)一步，經(jīng)過低通濾波器，濾除高頻信號(hào)，可以得到輸出結(jié)果為：

[y1=AB2cos ?] （9）

[y2=AB2sin ?] （10）

濾波器采用由集成運(yùn)放AD824搭建的二階有源低通濾波器。其電路如圖3所示

圖3 二階有源低通濾波電路

其中截止頻率為[fc=12πR1R2C1C2]。

A/D轉(zhuǎn)換器選用TI公司生產(chǎn)的6通道輸入、16位高精度模數(shù)轉(zhuǎn)換芯片ADS8365，該芯片工作在5 MHz時(shí)鐘頻率時(shí)，采樣率最高可達(dá)250 kHz，足可以滿足系統(tǒng)的實(shí)時(shí)性要求。

2.3 控制及處理模塊

頻率特性測(cè)試儀的控制和處理模塊采用XC2S30，該芯片是Xilinx公司生產(chǎn)Spartan 2系列的FPGA，具有豐富的門陣列資源，32 Kb的緩沖資源，可以實(shí)現(xiàn)復(fù)雜的邏輯控制。測(cè)試儀中主要用其進(jìn)行時(shí)序控制，實(shí)現(xiàn)DDS信號(hào)源頻率和相位控制、相位檢測(cè)模塊信號(hào)采集、顯示模塊控制等功能。DDS、ADC、顯示模塊數(shù)據(jù)和控制引腳均與XC2S30相連，為FPGA作為系統(tǒng)控制核心提供硬件保障。

FPGA控制AD9854的數(shù)據(jù)和地址輸入通道，實(shí)現(xiàn)信號(hào)源輸出信號(hào)頻率和相位的變化，使得DDS芯片輸出兩路正交信號(hào)，其中IOUT1輸出相位為0的正弦信號(hào)，IOUT2輸出相位為0的余弦信號(hào)，且頻率從1～40 MHz連續(xù)掃頻輸出，一次掃描時(shí)間為2 s，步進(jìn)為100 kHz。

FPGA控制ADC采集濾波器輸出的兩路信號(hào)，將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并將結(jié)果通過16數(shù)據(jù)線傳輸?shù)紽PGA中。

3 系統(tǒng)軟件設(shè)計(jì)

3.1 DDS芯片的操作與控制方式

AD9854工作在并行模式下時(shí)，首先將并行數(shù)據(jù)從FPGA寫入I/O端口緩沖寄存器中，然后在數(shù)據(jù)更新管腳（I/O UD CLK）出現(xiàn)上升沿時(shí)，將數(shù)據(jù)由緩沖寄存器傳送到DDS內(nèi)核中，進(jìn)而實(shí)現(xiàn)DDS輸出更新參數(shù)后的信號(hào)。FPGA控制 AD9854工作流程如圖4所示。

從圖4中可以看出，具體操作步驟：

（1） 復(fù)位AD9854，即通過71管腳（MASTER RESET）保持10個(gè)系統(tǒng)時(shí)鐘周期的高電平；

（2） 寫控制寄存器。設(shè)置數(shù)據(jù)更新方式、工作模式、鎖相環(huán)倍數(shù)（相應(yīng)的具體參數(shù)）、開啟和屏蔽相應(yīng)的功能；

（3） 寫數(shù)據(jù)寄存器。設(shè)置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進(jìn)為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時(shí)鐘，并與ADC的16位并行模式的輸出數(shù)據(jù)線及相關(guān)控制管腳相連接，通過程序?qū)ο嚓P(guān)管腳高低電平的設(shè)置為該芯片提供控制信號(hào)，實(shí)現(xiàn)控制模/數(shù)轉(zhuǎn)換和數(shù)據(jù)的讀取。XC2S30通過控制HOLDX信號(hào)觸發(fā)一次數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換完成后，新的數(shù)據(jù)被鎖存至輸出寄存器，經(jīng)過轉(zhuǎn)換結(jié)束信號(hào)EOC判讀后，通過并行16位數(shù)據(jù)線A15?A0將數(shù)據(jù)讀入XC2S30，同時(shí)XC2S30也可以通過BYTE引腳選擇ADC數(shù)據(jù)輸出模式。根據(jù)實(shí)際應(yīng)用情況，本設(shè)計(jì)采樣率設(shè)置為5 kHz。

4 實(shí)驗(yàn)結(jié)果

采用AFG?3051信號(hào)發(fā)生器提供正弦信號(hào)，通過本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀進(jìn)行幅值、頻率和相位三要素的測(cè)量， 實(shí)驗(yàn)結(jié)果表明：幅頻測(cè)量誤差的絕對(duì)值≤0.5 dB，相頻測(cè)量誤差的絕對(duì)值≤5°。

5 結(jié) 語

本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀信號(hào)源基于DDS技術(shù)構(gòu)成，具有高性價(jià)比、低相噪低雜散數(shù)字化的特點(diǎn)，能夠?qū)崿F(xiàn)掃頻信號(hào)快速而精確地控制；數(shù)據(jù)處理和控制采用FPGA技術(shù)員，具有成本低、開發(fā)時(shí)間短、易于系統(tǒng)功能擴(kuò)展等優(yōu)點(diǎn)。該頻率測(cè)試儀能體積小、重量輕，能廣泛應(yīng)用于正弦信號(hào)的測(cè)量，具有較高的應(yīng)用價(jià)值。

參考文獻(xiàn)

[1] 徐麗燕.正弦信號(hào)測(cè)試儀的設(shè)計(jì)[J].計(jì)算機(jī)測(cè)量與控制，2009，17（12）：2564?2567.

[2] 王成華，葉佳.基于AD9854的多功能信號(hào)源設(shè)計(jì)[J].解放軍理工大學(xué)學(xué)報(bào)，2006，7（2）：126?129.

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[4] 梁睿.基于DSP和DDS的信號(hào)發(fā)生器硬件設(shè)計(jì)及可靠性研究[D].武漢：武漢理工大學(xué)，2012.

[5] 栗明.基于單片機(jī)的多功能DDS信號(hào)源的設(shè)計(jì)[J].數(shù)字技術(shù)與運(yùn)用，2012（10）：53?55.

[6] 黃志林.基于FPGA的并行DDS技術(shù)研究[J].現(xiàn)代電子技術(shù)，2013，36（7）：54?56.

從圖4中可以看出，具體操作步驟：

（1） 復(fù)位AD9854，即通過71管腳（MASTER RESET）保持10個(gè)系統(tǒng)時(shí)鐘周期的高電平；

（2） 寫控制寄存器。設(shè)置數(shù)據(jù)更新方式、工作模式、鎖相環(huán)倍數(shù)（相應(yīng)的具體參數(shù)）、開啟和屏蔽相應(yīng)的功能；

（3） 寫數(shù)據(jù)寄存器。設(shè)置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進(jìn)為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時(shí)鐘，并與ADC的16位并行模式的輸出數(shù)據(jù)線及相關(guān)控制管腳相連接，通過程序?qū)ο嚓P(guān)管腳高低電平的設(shè)置為該芯片提供控制信號(hào)，實(shí)現(xiàn)控制模/數(shù)轉(zhuǎn)換和數(shù)據(jù)的讀取。XC2S30通過控制HOLDX信號(hào)觸發(fā)一次數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換完成后，新的數(shù)據(jù)被鎖存至輸出寄存器，經(jīng)過轉(zhuǎn)換結(jié)束信號(hào)EOC判讀后，通過并行16位數(shù)據(jù)線A15?A0將數(shù)據(jù)讀入XC2S30，同時(shí)XC2S30也可以通過BYTE引腳選擇ADC數(shù)據(jù)輸出模式。根據(jù)實(shí)際應(yīng)用情況，本設(shè)計(jì)采樣率設(shè)置為5 kHz。

4 實(shí)驗(yàn)結(jié)果

采用AFG?3051信號(hào)發(fā)生器提供正弦信號(hào)，通過本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀進(jìn)行幅值、頻率和相位三要素的測(cè)量， 實(shí)驗(yàn)結(jié)果表明：幅頻測(cè)量誤差的絕對(duì)值≤0.5 dB，相頻測(cè)量誤差的絕對(duì)值≤5°。

5 結(jié) 語

本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀信號(hào)源基于DDS技術(shù)構(gòu)成，具有高性價(jià)比、低相噪低雜散數(shù)字化的特點(diǎn)，能夠?qū)崿F(xiàn)掃頻信號(hào)快速而精確地控制；數(shù)據(jù)處理和控制采用FPGA技術(shù)員，具有成本低、開發(fā)時(shí)間短、易于系統(tǒng)功能擴(kuò)展等優(yōu)點(diǎn)。該頻率測(cè)試儀能體積小、重量輕，能廣泛應(yīng)用于正弦信號(hào)的測(cè)量，具有較高的應(yīng)用價(jià)值。

參考文獻(xiàn)

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[2] 王成華，葉佳.基于AD9854的多功能信號(hào)源設(shè)計(jì)[J].解放軍理工大學(xué)學(xué)報(bào)，2006，7（2）：126?129.

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[6] 黃志林.基于FPGA的并行DDS技術(shù)研究[J].現(xiàn)代電子技術(shù)，2013，36（7）：54?56.

從圖4中可以看出，具體操作步驟：

（1） 復(fù)位AD9854，即通過71管腳（MASTER RESET）保持10個(gè)系統(tǒng)時(shí)鐘周期的高電平；

（2） 寫控制寄存器。設(shè)置數(shù)據(jù)更新方式、工作模式、鎖相環(huán)倍數(shù)（相應(yīng)的具體參數(shù)）、開啟和屏蔽相應(yīng)的功能；

（3） 寫數(shù)據(jù)寄存器。設(shè)置掃頻的起始頻率和終止頻率分別為1 MHz和120 MHz，掃頻步進(jìn)為100 kHz，掃頻斜率為XXX；

（4） 控制DDS芯片開始掃頻。

圖4 工作流程圖

3.2 AD芯片的操作與控制方式

XC2S30向ADC提供5 MHz的輸入時(shí)鐘，并與ADC的16位并行模式的輸出數(shù)據(jù)線及相關(guān)控制管腳相連接，通過程序?qū)ο嚓P(guān)管腳高低電平的設(shè)置為該芯片提供控制信號(hào)，實(shí)現(xiàn)控制模/數(shù)轉(zhuǎn)換和數(shù)據(jù)的讀取。XC2S30通過控制HOLDX信號(hào)觸發(fā)一次數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換完成后，新的數(shù)據(jù)被鎖存至輸出寄存器，經(jīng)過轉(zhuǎn)換結(jié)束信號(hào)EOC判讀后，通過并行16位數(shù)據(jù)線A15?A0將數(shù)據(jù)讀入XC2S30，同時(shí)XC2S30也可以通過BYTE引腳選擇ADC數(shù)據(jù)輸出模式。根據(jù)實(shí)際應(yīng)用情況，本設(shè)計(jì)采樣率設(shè)置為5 kHz。

4 實(shí)驗(yàn)結(jié)果

采用AFG?3051信號(hào)發(fā)生器提供正弦信號(hào)，通過本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀進(jìn)行幅值、頻率和相位三要素的測(cè)量， 實(shí)驗(yàn)結(jié)果表明：幅頻測(cè)量誤差的絕對(duì)值≤0.5 dB，相頻測(cè)量誤差的絕對(duì)值≤5°。

5 結(jié) 語

本文設(shè)計(jì)的正弦信號(hào)頻率測(cè)試儀信號(hào)源基于DDS技術(shù)構(gòu)成，具有高性價(jià)比、低相噪低雜散數(shù)字化的特點(diǎn)，能夠?qū)崿F(xiàn)掃頻信號(hào)快速而精確地控制；數(shù)據(jù)處理和控制采用FPGA技術(shù)員，具有成本低、開發(fā)時(shí)間短、易于系統(tǒng)功能擴(kuò)展等優(yōu)點(diǎn)。該頻率測(cè)試儀能體積小、重量輕，能廣泛應(yīng)用于正弦信號(hào)的測(cè)量，具有較高的應(yīng)用價(jià)值。

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