雷軒　盧超

摘 要： 異步時(shí)序邏輯電路狀態(tài)的改變必須考慮外部輸入信號(hào)以及對(duì)應(yīng)存儲(chǔ)器的時(shí)鐘端或控制端有無(wú)信號(hào)作用，這是分析與設(shè)計(jì)的一個(gè)難點(diǎn)。針對(duì)這一難點(diǎn)進(jìn)行了詳細(xì)的討論，通過(guò)系統(tǒng)框圖給出了分析和設(shè)計(jì)的一般步驟；總結(jié)了分析和設(shè)計(jì)中對(duì)一般問(wèn)題的解決方法以及應(yīng)該注意的問(wèn)題。通過(guò)舉例驗(yàn)證了該方法的正確性、通用性和快速性。

關(guān)鍵詞： 異步時(shí)序邏輯電路； 分析和設(shè)計(jì)； 系統(tǒng)框圖； 方法

中圖分類(lèi)號(hào)：TN79+1 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：1006-8228（2014）05-19-04

Abstract： One difficult point of analyzing and designing is that the external input signal， the corresponding memory clock terminal and whether there are signal functions in control terminal has to be considered in changing the asynchronous logic circuit state. How solve this problem is discussed in detail. The general steps of analysis and design are given through system frame graphs. The solution of general problems in analysis and design， and points that should be paid attention are summarized. The validity， the versatility and speed of the method are verified by examples.

Key words： asynchronous sequential logic circuit； analysis and design； system chart； method

0 引言

異步時(shí)序電路狀態(tài)的改變必須考慮外部輸入信號(hào)及對(duì)應(yīng)存儲(chǔ)器的時(shí)鐘端或控制端有無(wú)信號(hào)作用，這是分析與設(shè)計(jì)的一個(gè)難點(diǎn)。異步時(shí)序電路主要應(yīng)用于眾多的數(shù)字化終端，如地鐵站的無(wú)人售票終端，銀行的ATM終端，許多地方的投幣式無(wú)人售貨終端等。對(duì)于異步時(shí)序邏輯電路的研究與改進(jìn)可以使我們的生活更加方便、快捷。

1 異步時(shí)序邏輯電路的一般分析步驟

異步時(shí)序邏輯電路可由組合電路和觸發(fā)器（或其他存儲(chǔ)單元）構(gòu)成，也可以在組合邏輯電路中采用適當(dāng)?shù)幕仞亖?lái)構(gòu)成。在同步時(shí)序電路中，存儲(chǔ)單元的狀態(tài)改變是在統(tǒng)一的時(shí)鐘脈沖控制下同步發(fā)生的。而在異步上時(shí)序電路中，沒(méi)有統(tǒng)一的時(shí)鐘脈沖，存儲(chǔ)單元的狀態(tài)改變直接取決于輸入信號(hào)的變化[1]。

⑵ 求狀態(tài)方程

把驅(qū)動(dòng)方程代入相應(yīng)觸發(fā)器的特性方程，即可求出時(shí)序電路的狀態(tài)方程，也就是各個(gè)觸發(fā)器次態(tài)輸出的邏輯表達(dá)式，因?yàn)槿魏螘r(shí)序電路的狀態(tài)，都是由組成該時(shí)序電路的各個(gè)觸發(fā)器來(lái)記憶和表示的。

⑶ 進(jìn)行計(jì)算

把電路輸入和現(xiàn)態(tài)的各種可能取值，代入狀態(tài)方程和輸出方程進(jìn)行計(jì)算，求出相應(yīng)的次態(tài)和輸出。

⑷ 畫(huà)狀態(tài)圖或列狀態(tài)表、畫(huà)時(shí)序圖

⑸ 電路功能說(shuō)明

一般情況下，用狀態(tài)圖或狀態(tài)表就可以反映電路的工作特性。但是，在實(shí)際應(yīng)用中，各個(gè)輸入/輸出信號(hào)都有確定的物理含義，因此，常常需要結(jié)合這些信號(hào)的物理含義，進(jìn)一步說(shuō)明電路的具體功能，或者結(jié)合時(shí)序電路說(shuō)明始終脈沖與輸入、輸出及內(nèi)部變量之間的時(shí)間關(guān)系。

脈沖型異步時(shí)序電路的分析方法和同步時(shí)序電路相似。但當(dāng)用觸發(fā)器作為存儲(chǔ)元件時(shí)必須注意，僅在每個(gè)觸發(fā)器的時(shí)鐘輸入端有脈沖信號(hào)時(shí)，觸發(fā)器才有可能翻轉(zhuǎn)。

2 在異步時(shí)序邏輯電路分析過(guò)程中的要點(diǎn)

2.1 在計(jì)算的過(guò)程中應(yīng)注意

⑴ 狀態(tài)方程有效的時(shí)鐘條件是，凡不具備時(shí)鐘方程條件者，方程式無(wú)效，即觸發(fā)器將保持原來(lái)狀態(tài)不變；

⑵ 電路的現(xiàn)態(tài)，就是組成該電路各個(gè)觸發(fā)器的現(xiàn)態(tài)組合；

⑶ 不能漏掉任何可能出現(xiàn)的現(xiàn)態(tài)和輸入的取值[4]；

⑷ 現(xiàn)態(tài)的起始值如果給定了，則可以從給定值開(kāi)始依次進(jìn)行計(jì)算，倘若未給定，那么就可以從自己設(shè)定的起始值開(kāi)始依次計(jì)算。

2.2 畫(huà)狀態(tài)圖或列狀態(tài)表和畫(huà)時(shí)序圖時(shí)應(yīng)注意

⑴ 狀態(tài)轉(zhuǎn)換是由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)，不是由現(xiàn)態(tài)轉(zhuǎn)換到現(xiàn)態(tài)，更不是由次態(tài)轉(zhuǎn)換到次態(tài)；

⑵ 輸出是現(xiàn)態(tài)和輸入的函數(shù)，不是次態(tài)和輸入的函數(shù)；

⑶ 畫(huà)時(shí)序圖時(shí)要明確，只有當(dāng)CP觸發(fā)沿到來(lái)時(shí)相應(yīng)觸發(fā)器才會(huì)更新?tīng)顟B(tài)，否則只會(huì)保持原狀態(tài)不變。

3 分析舉例

4 異步時(shí)序邏輯電路的一般設(shè)計(jì)步驟

異步時(shí)序電路的設(shè)計(jì)一般過(guò)程與同步時(shí)序電路的設(shè)計(jì)大體相同。但是異步時(shí)序電路無(wú)統(tǒng)一時(shí)鐘，這在設(shè)計(jì)中要加以注意?？紤]到異步時(shí)序電路中各個(gè)觸發(fā)器的時(shí)鐘并不是來(lái)源于同一個(gè)，所以除了要確定各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式外，還要確定各個(gè)觸發(fā)器的時(shí)鐘信號(hào)表達(dá)式。異步時(shí)序電路廣泛地應(yīng)用于異步計(jì)數(shù)器的設(shè)計(jì)[10]。由于這種電路僅有一個(gè)脈沖輸入端，因而可以使設(shè)計(jì)簡(jiǎn)化。構(gòu)成異步時(shí)序計(jì)數(shù)器的各觸發(fā)器的時(shí)鐘不必按函數(shù)計(jì)算，而是通過(guò)分析波形的方法來(lái)確定的，這樣就省去了一些復(fù)雜的計(jì)算步驟。圖7給出了異步時(shí)序邏輯電路一般的分析步驟，歸納起來(lái)，在一般情況下可按下列步驟進(jìn)行：

6 結(jié)束語(yǔ)

通過(guò)對(duì)異步時(shí)序邏輯電路分析與設(shè)計(jì)方法的舉例，歸納并總結(jié)了異步時(shí)序邏輯電路的分析與設(shè)計(jì)的一般方法和步驟，使得在分析和設(shè)計(jì)異步時(shí)序邏輯電路時(shí)更加快捷、準(zhǔn)確。

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