袁子荀

【摘要】本文闡述了主要A/D轉(zhuǎn)換技術(shù)的技術(shù)特征。通過對于其工作原理和結(jié)構(gòu)的剖析，以及對轉(zhuǎn)換速率、分辨率、精度和功耗等主要性能參數(shù)的對比分析，指出了各類A/D轉(zhuǎn)換技術(shù)的適用領(lǐng)域，并結(jié)合需求領(lǐng)域的發(fā)展要求，提出了A/D轉(zhuǎn)換技術(shù)的主要發(fā)展方向。

【關(guān)鍵詞】ADC技術(shù);工作原理;發(fā)展趨勢

A/D轉(zhuǎn)換，即模擬/數(shù)字轉(zhuǎn)換，是指將輸入的模擬信號轉(zhuǎn)換為一個(gè)n位二進(jìn)制輸出信號的過程。隨著計(jì)算機(jī)產(chǎn)業(yè)的高速發(fā)展，人們越來越依賴于計(jì)算機(jī)高速處理數(shù)字信息的能力。然而自然界中存在的物理量均為計(jì)算機(jī)所無法處理的連續(xù)模擬量，因此，A/D轉(zhuǎn)換器已經(jīng)成為從通信產(chǎn)品、電子消費(fèi)類產(chǎn)品乃至軍工產(chǎn)品中不可缺少的一部分。隨著科技的進(jìn)步，現(xiàn)今的A/D轉(zhuǎn)換器在高精度、高速度、低功耗等方面有了長足的進(jìn)步。現(xiàn)在設(shè)計(jì)生產(chǎn)的大部分ADC可以達(dá)到16位分辨率和超過10GSPS的采樣率。

1.主要ADC技術(shù)的對比分析

1.1 積分型ADC

積分型ADC分為單積分型ADC和雙積分型ADC。

單積分型ADC是把輸入的電信號變成一段時(shí)間間隔，然后對時(shí)間間隔進(jìn)行計(jì)數(shù)，間接地把模擬量轉(zhuǎn)換成數(shù)字量。由于易受比較器精度和時(shí)鐘脈沖穩(wěn)定性等外界因素的影響，故其精度不高。為提高其精度，一般可采取雙斜率或多斜率的轉(zhuǎn)換模式。

雙積分型ADC在工作時(shí)對模擬輸入信號進(jìn)行兩次積分，克服了單積分型ADC的弱點(diǎn)，可以有效抵消由外界帶來的誤差，故可以實(shí)現(xiàn)高分辨率（22位）。

雖然積分型ADC成本低、電路簡單，但由于需要進(jìn)行積分，其轉(zhuǎn)換速率過慢，僅適用于低速率高精度的環(huán)境，使用范圍受到很大限制。

1.2 逐次逼近寄存器型ADC

逐次逼近寄存器型ADC，即SAR-ADC（Successive Approximation Register Analog-to-Digital Converter），其結(jié)構(gòu)圖如圖1所示，由采樣保持電路、DAC、比較器、逐次逼近寄存器和邏輯控制單元組成。

逐次逼近寄存器型ADC的工作原理為采用二進(jìn)制搜索算法進(jìn)行轉(zhuǎn)換，過程類似于用天平稱重。首先將逐次逼近寄存器的最高位默認(rèn)置為1，其他位全部置為0，此時(shí)DAC輸出為1/2Vref。然后與輸入的Vin做比較，若Vin>1/2Vref，則最高位保留為1，若Vin<1/2Vref，則最高位置為0。隨后，將次高位置為1，其他低位置為0，依據(jù)之前的算法可得該位的數(shù)值。按照此方法依次執(zhí)行至最低位，即可得到輸入模擬量相對應(yīng)的數(shù)字量。因此，對于N位的逐次逼近寄存器型ADC，需要N個(gè)周期來求得轉(zhuǎn)換后結(jié)果。

由以上分析可以看出，DAC和比較器為逐次逼近寄存器型ADC的核心，這兩個(gè)模塊的性能往往決定了ADC的性能;由于其工作原理的限制，在轉(zhuǎn)換的過程中需要進(jìn)行大量的運(yùn)算，轉(zhuǎn)換位數(shù)需求較高時(shí)，其運(yùn)行效率大幅下降。

雖然逐次逼近寄存器型ADC出現(xiàn)得比較早，在分辨率、轉(zhuǎn)換速率等方面無法達(dá)到較高水平，但其在精度、速度、功耗和成本等方面的綜合優(yōu)勢，使其仍具有良好地生存空間。對應(yīng)用于轉(zhuǎn)換位數(shù)小于12位的SAR-ADC，由于其制造成本很小，但速度、精度和功耗等方面又可以達(dá)到較高的水平，所以仍有廣泛的應(yīng)用市場，但當(dāng)轉(zhuǎn)換位數(shù)大于12位時(shí)，其電路復(fù)雜性急劇上升，成本也隨之迅速增加，實(shí)用性不強(qiáng)。

圖1 逐次逼近寄存器型ADC結(jié)構(gòu)

1.3 并行比較型ADC

并行比較型ADC，即Flash ADC，也稱為全并行ADC，采用多個(gè)比較器，僅做一次比較即可完成轉(zhuǎn)換，是目前轉(zhuǎn)換速率最快的一種ADC，其結(jié)構(gòu)圖如圖2所示。Flash ADC由電阻分壓網(wǎng)絡(luò)、比較器、編碼器等組成，內(nèi)部一般沒有參考電壓，需要由外部提供。

在工作時(shí)，每個(gè)比較器負(fù)責(zé)一位接收到的信號，將其與由電阻分壓網(wǎng)絡(luò)提供的參考電壓進(jìn)行比較，若輸入信號電壓較高，則比較器輸出1，反之則輸出0。所有比較器的輸出結(jié)果經(jīng)編碼后，即可得到轉(zhuǎn)換后的數(shù)字量。由此可見，并行ADC轉(zhuǎn)換精度并不高。

由其工作原理所決定，一個(gè)N位的并行ADC要有（2^N-1）個(gè)比較器和（2^N-1）個(gè)參考電壓。其轉(zhuǎn)換速率很快，目前的4位并行ADC轉(zhuǎn)換速率可達(dá)10GSPS以上。但當(dāng)分辨率提高時(shí)，所需元件數(shù)量按指數(shù)上升，不易于集成，且外部分壓偏置電路規(guī)模也較大，導(dǎo)致其電路結(jié)構(gòu)整體過于龐大，功耗很大，因此并不適用于設(shè)計(jì)多位的ADC。因此，并行比較型ADC一般只應(yīng)用于對于速度要求較高的領(lǐng)域，如用于圖像處理和視頻A/D等高速領(lǐng)域。

圖2 Flash ADC結(jié)構(gòu)

1.4 串并行比較型ADC

串并行比較型ADC，又稱為子區(qū)式ADC、流水線型ADC（Pipeline ADC），是并行比較型ADC的一種改進(jìn)版本，它既有并行比較型ADC的高速特點(diǎn)，也有逐次逼近寄存器型ADC的電路結(jié)構(gòu)簡單的特點(diǎn)。流水線ADC一般由采樣/保持電路、k個(gè)級聯(lián)的子流水級電路、并行比較型ADC、時(shí)鐘電路、帶隙基準(zhǔn)、緩沖器電路和數(shù)字校正模塊組成，其轉(zhuǎn)換結(jié)構(gòu)如圖3所示。其中，每級子ADC電路中包含采樣保持模塊、子ADC、子數(shù)模轉(zhuǎn)換器、減法模塊、放大模塊和數(shù)字編碼電路，采樣保持模塊、子ADC、減法模塊和放大器統(tǒng)稱為MDAC，其子級結(jié)構(gòu)如圖3所示。

流水線型ADC在接收到輸入信號以后，首先經(jīng)過采樣保持電路進(jìn)行采樣和保持，然后信號傳輸至各流水級，各級開始交替完成AD轉(zhuǎn)換。在每一級流水中，輸入信號同時(shí)輸入子ADC和MDAC中，經(jīng)子ADC轉(zhuǎn)換后，將轉(zhuǎn)換后的數(shù)字量所對應(yīng)的模擬量經(jīng)移位后通過MDAC的減法模塊與原輸入信號相減，將得到的信號輸入下一級ADC中，如此直至將全部輸入信號轉(zhuǎn)換為數(shù)字量。

由于流水線型ADC采用多級ADC進(jìn)行轉(zhuǎn)換，故其性能主要取決于每一級流水的性能，如功耗、速度和精度等。在每一級子ADC流水級電路中，ADC模塊采用了Flash ADC進(jìn)行轉(zhuǎn)換，但由于子模塊只進(jìn)行輸入信號中部分位數(shù)的轉(zhuǎn)換工作，避免了由多位Flash ADC帶來的過于復(fù)雜、龐大的電路問題，也避免了Flash ADC的低精度、高功耗問題，由此在分辨率、速度和功耗之間找到了平衡。目前，流水線型ADC已成為低成本、高性能的ADC主要產(chǎn)品，但由于易受電路布局的影響，在一些對于同步性要求較高的場合的應(yīng)用受到了限制。

圖3 流水線型ADC結(jié)構(gòu)及其子級結(jié)構(gòu)

1.5 折疊插值A(chǔ)DC

折疊插值A(chǔ)DC分為折疊部分和插值部分，其結(jié)構(gòu)圖如圖4所示。相比于單純的折疊式ADC，其插值部分的加入減少了折疊部分的電容元件，提高了轉(zhuǎn)換器的速率和帶寬。

折疊插值A(chǔ)DC工作原理是將輸入的模擬信號分為m位的粗量化部分和n位的細(xì)量化部分進(jìn)行轉(zhuǎn)換。首先將輸入信號輸入預(yù)放大器，然后輸入采樣保持電路。m位的粗量化部分在選取過零點(diǎn)以后直接與比較器進(jìn)行比較，而n位的細(xì)量化部分則需要折疊、插值電路，將輸入信號轉(zhuǎn)換為折疊波形并與粗量化部分對應(yīng)，之后再輸入比較器進(jìn)行比較。隨后m位的粗量化部分和n位的細(xì)量化部分輸入編碼電路進(jìn)行編碼，輸出轉(zhuǎn)換后所得數(shù)字信號。其中的折疊電路一般有電流鏡結(jié)構(gòu)或差分對結(jié)構(gòu)，插值電路一般有電壓插值或電流插值。

與全并行結(jié)構(gòu)相比，由于折疊、插值電路的存在，使得比較器的數(shù)量大大降低，從而減小了轉(zhuǎn)換器的功耗和面積，可以實(shí)現(xiàn)較高分辨率。與此同時(shí)，由于折疊插值A(chǔ)DC將輸入信號分為粗、細(xì)量化部分同時(shí)進(jìn)行轉(zhuǎn)換，其速率較SAR-ADC有顯著提升，一般可以做到250ksps-50Msps之間。但是當(dāng)分辨率達(dá)到8位以上時(shí)，若要保持比較器較少的優(yōu)勢，ADC的折疊、插值電路將變得十分復(fù)雜，因此折疊插值型ADC一般應(yīng)用于高速、中等分辨率領(lǐng)域。

圖4 折疊插值A(chǔ)DC結(jié)構(gòu)

1.6 過采樣Σ-ΔADC

過采樣Σ-ΔADC由一個(gè)Σ-Δ調(diào)制器和一個(gè)低通數(shù)字濾波器組成，其中Σ-Δ調(diào)制器由差動器、積分器和比較器構(gòu)成，其結(jié)構(gòu)如圖5所示。

過采樣Σ-ΔADC的Σ-Δ調(diào)制器采用過采樣技術(shù)，即采用遠(yuǎn)大于奈奎斯特采樣頻率的頻率fs對輸入信號進(jìn)行采樣和量化，若輸入信號的最小幅度大于量化器的量化等級，且輸入信號的幅度為隨機(jī)量，則量化噪聲的總功率被分布在0-fs/2的范圍內(nèi)，若繼續(xù)提高fs至kfs，則量化噪聲分布在0-kfs/2的范圍內(nèi)，進(jìn)一步減小了AD轉(zhuǎn)換過程中噪聲的影響。經(jīng)Σ-Δ調(diào)制器的轉(zhuǎn)換后的信號，雖然采用過采樣技術(shù)減小了噪聲，但是精度依然較低，需經(jīng)數(shù)字低通濾波器過濾后，去除量化噪聲并對信號進(jìn)行降頻，將0/1信號復(fù)原。過采樣Σ-ΔADC的基本思想是通過Σ-Δ調(diào)制器以遠(yuǎn)高于奈奎斯特頻率的采樣頻率對輸入信號進(jìn)行采樣，并使用一個(gè)高速率、低分辨率（如1位）的ADC進(jìn)行轉(zhuǎn)換，然后通過數(shù)字低通濾波器后復(fù)原信號，采樣率被大幅度降低，實(shí)現(xiàn)一個(gè)低速率、高精度的ADC，其中數(shù)字濾波器一般可選用精確線性相位的FIR數(shù)字濾波器。

由于過采樣Σ-ΔADC采用了高速率、低分辨率的ADC對信號進(jìn)行轉(zhuǎn)換，電路的復(fù)雜性被大幅度降低，相同位數(shù)下，其復(fù)雜程度遠(yuǎn)低于Flash ADC。過采樣Σ-ΔADC擁有較高分辨率，通常在12位或12位以上，少數(shù)甚至可以達(dá)到24位，轉(zhuǎn)換精度相對較高，且相同精度/分辨率下，其成本相對較低。但由于其整體轉(zhuǎn)換速率較低，一般被應(yīng)用在低頻或中頻的模數(shù)轉(zhuǎn)換，很少被應(yīng)用于高頻領(lǐng)域。

圖5 過采樣Σ-ΔADC結(jié)構(gòu)

2.發(fā)展趨勢

2.1 低功耗ADC

現(xiàn)今ADC的功耗較之過去已經(jīng)有了很大改進(jìn)，采用了低電壓、先進(jìn)CMOS工藝等措施，ADC的功耗已經(jīng)普遍降低到毫瓦級別，并且依然在不斷降低，同時(shí)很好地保證了ADC的轉(zhuǎn)換速率、轉(zhuǎn)換精度和分辨率。隨著對于設(shè)備便攜性要求越來越高，設(shè)備尺寸越做越小，越來越高，對于AD轉(zhuǎn)換器的功耗要求也越來越嚴(yán)格。且受設(shè)備電源電壓、設(shè)備散熱和續(xù)航時(shí)間等要求，ADC的功耗也必然越來越低以節(jié)省出更多資源給其他設(shè)備使用。尤其現(xiàn)在的SoC技術(shù)已成為集成電路的發(fā)展趨勢，數(shù)字、模擬系統(tǒng)集成在一起，為實(shí)現(xiàn)更多的功能，各模塊功耗的降低是不可避免的，百毫瓦級的模擬電路已無法滿足現(xiàn)狀的需求，所以，發(fā)展低功耗ADC是一個(gè)必然的趨勢。

2.2 高性能ADC

高性能ADC通常是指高轉(zhuǎn)換速率、高精度和高分辨率的ADC。隨著傳感器靈敏度的提高、處理器處理數(shù)據(jù)速度的提升，系統(tǒng)對于A/D轉(zhuǎn)換器的轉(zhuǎn)換速率和分辨率以及精度提出了比過去更高的要求。對于轉(zhuǎn)換速率，在無線通訊領(lǐng)域，設(shè)備的輸入信號的數(shù)量級為GHz，因此，對于A/D轉(zhuǎn)換器的轉(zhuǎn)換速率提出了很高的要求。對于精度，隨著傳感器最小有效可測量值的減小，A/D轉(zhuǎn)換器的精度也必須有所提高。又如在音頻處理領(lǐng)域，只有足夠高分辨率的ADC才能完美的還原音質(zhì)，達(dá)到更加逼真的音效，為實(shí)現(xiàn)更高分辨率、精度ADC的設(shè)計(jì)，可采用如Σ-Δ調(diào)制技術(shù)。由此可見，高性能ADC的發(fā)展趨勢是十分明確的。

2.3 結(jié)構(gòu)簡單化

隨著SoC技術(shù)的發(fā)展以及設(shè)備集成度越來越來，過去模塊化、混合電路的設(shè)計(jì)已逐漸被淘汰。為減小設(shè)備體積、簡化外圍電路等原因，更多的功能被集成在一塊芯片上，導(dǎo)致對于數(shù)模轉(zhuǎn)換器的電路結(jié)構(gòu)要求也越來越高，過于復(fù)雜的電路并不利于集成。且結(jié)構(gòu)的簡化同時(shí)也意味著設(shè)備可靠性的提升、功耗的減小和成本的下降。通過先進(jìn)CMOS工藝技術(shù)和SoC技術(shù)可很大程度的減少難度較大、匹配性要求較高的部件，并適當(dāng)減少模擬部分、增加數(shù)字部分，使用較成熟的數(shù)字電路模塊可以簡化電路，使電路更容易CMOS化，提高可靠性，從而大幅提高性能。

2.4 多通道ADC

許多電子系統(tǒng)在工作時(shí)需要同時(shí)采集不同的輸入信號，如在醫(yī)學(xué)圖像處理等領(lǐng)域中，有時(shí)需要多路信號并行處理的，這意味著需要同時(shí)使用多個(gè)ADC，而轉(zhuǎn)換器數(shù)量的上升即意味著管腳數(shù)量的大幅上升以及功耗的急劇增加，并不符合現(xiàn)代集成電路的特點(diǎn)。現(xiàn)在的多路ADC與單路ADC相似，已經(jīng)擁有實(shí)現(xiàn)高性能、低功耗并且可集成等特點(diǎn)，但是其轉(zhuǎn)換后所需的數(shù)字校正系統(tǒng)較為復(fù)雜，轉(zhuǎn)換速率相對較低，依舊有很大的提升空間。

3.結(jié)論

A/D轉(zhuǎn)換技術(shù)是與市場需求結(jié)合緊密的一種應(yīng)用技術(shù)，市場的需求，決定了ADC的發(fā)展方向。為了適應(yīng)對于A/D轉(zhuǎn)換器的不同要求，轉(zhuǎn)換技術(shù)形成了多個(gè)細(xì)分方向，在轉(zhuǎn)換速率、分辨率、功耗或成本方面各有側(cè)重，但高性能、低功耗、結(jié)構(gòu)簡單的多通道ADC將是今后發(fā)展的主要方向。

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