馮紫竹,趙毅強(qiáng),劉長(zhǎng)龍

(1.天津大學(xué)電子信息工程學(xué)院,天津300072;2.中國電子科技集團(tuán)公司第五十四研究所,石家莊050081)

一種基于時(shí)序型硬件木馬的IP版權(quán)保護(hù)結(jié)構(gòu)

馮紫竹1,趙毅強(qiáng)1,劉長(zhǎng)龍2

(1.天津大學(xué)電子信息工程學(xué)院,天津300072;2.中國電子科技集團(tuán)公司第五十四研究所,石家莊050081)

隨著IP核在SoC設(shè)計(jì)中的大量使用,其版權(quán)問題得到廣泛關(guān)注,通過植入硬件木馬實(shí)現(xiàn)IP核的版權(quán)保護(hù)是一個(gè)新的研究方向。針對(duì)其中植入木馬激活時(shí)間短的問題,提出一種改進(jìn)結(jié)構(gòu),使IP核評(píng)估版本滿足有效期長(zhǎng)度的要求。將時(shí)序型硬件木馬植入原始電路狀態(tài)機(jī)的冗余狀態(tài)中,選取電路中部分節(jié)點(diǎn)構(gòu)成的序列作為木馬狀態(tài)的轉(zhuǎn)移條件,木馬激活后影響電路的正常功能,使IP核的使用受到限制。仿真結(jié)果表明,通過合理調(diào)整狀態(tài)數(shù)量及序列長(zhǎng)度,能夠在優(yōu)化電路面積的同時(shí)有效延長(zhǎng)木馬的激活時(shí)間,當(dāng)狀態(tài)數(shù)為3、序列長(zhǎng)度為4時(shí),該方法能夠在電路面積減少0.123%的基礎(chǔ)上使激活時(shí)間提高約120倍。

IP核;硬件木馬;激活時(shí)間;有效期;狀態(tài)機(jī)

1 概述

為縮短集成電路設(shè)計(jì)周期,降低制造成本,許多IC設(shè)計(jì)公司使用第三方IP核進(jìn)行產(chǎn)品設(shè)計(jì)[1]。在購買IP版權(quán)之前,通常IP開發(fā)商會(huì)為設(shè)計(jì)者提供一個(gè)評(píng)估版本來完成功能驗(yàn)證,這會(huì)增加IP在未經(jīng)授權(quán)情況下被非法使用的風(fēng)險(xiǎn)[2]。因此,在用于評(píng)估的IP核中通常會(huì)加入一些版權(quán)保護(hù)技術(shù),常用方法主要有2種:(1)采用數(shù)字水印技術(shù),即在IP核中插入一個(gè)很難移除的數(shù)字標(biāo)記。當(dāng)涉及侵權(quán)問題時(shí),數(shù)字水印可以表明版權(quán)歸屬[3-4]。這是一種被動(dòng)的保護(hù)技術(shù),并不影響IP核被非法使用時(shí)的功能[5]。(2)在IP核中采用加密保護(hù)技術(shù),只有通過特定平臺(tái)才能實(shí)現(xiàn)IP的仿真與綜合;通過提供IP核的功能模型實(shí)現(xiàn)仿真和驗(yàn)證,但網(wǎng)表和版圖并不交付用戶。采用這種方法不能測(cè)試IP集成在芯片中的面積、功耗等信息以及與芯片中其他模塊的兼容性,具有一定局限性。

使用硬件木馬保護(hù)IP核的評(píng)估版本是IP核保護(hù)技術(shù)的一個(gè)新的發(fā)展方向[6],由于硬件木馬是潛伏在電路中的微小單元,并且對(duì)電路面積和功耗都影響很小,因此木馬在激活前不會(huì)影響IP核的正常功能[7-8]。通過在IP核中植入一段基于有限狀態(tài)機(jī)(Finite State Machine,FSM)的時(shí)序型硬件木馬,利用電路中的低翻轉(zhuǎn)概率節(jié)點(diǎn)作為木馬的激活條件,節(jié)點(diǎn)翻轉(zhuǎn)到指定值時(shí)木馬激活使 IP核的功能受限[6]。這種方法類似于給 IP核限定了一段“有效期”,IC設(shè)計(jì)者在有效期過后需要付費(fèi)得到一個(gè)使木馬失效的序列才能繼續(xù)使用。在IP核中植入基于有限狀態(tài)機(jī)的硬件木馬,需要在電路中找到翻轉(zhuǎn)概率足夠低的節(jié)點(diǎn),作為木馬狀態(tài)的觸發(fā)條件。但在一些電路中可能不存在翻轉(zhuǎn)概率足夠低的節(jié)點(diǎn),例如一個(gè)AES算法電路,平均翻轉(zhuǎn)概率最低的節(jié)點(diǎn)在2 000多個(gè)時(shí)鐘內(nèi)翻轉(zhuǎn)一次,而執(zhí)行一次AES加密運(yùn)算需要300多個(gè)時(shí)鐘周期,因此在木馬激活前電路平均只能進(jìn)行7次正確運(yùn)算,這對(duì)于評(píng)估一個(gè)IP核的性能顯然是不夠的。

本文對(duì)在IP核中植入硬件木馬的方法進(jìn)行改進(jìn),將電路中的多個(gè)節(jié)點(diǎn)組成一個(gè)序列,指定一組序列值作為木馬的激活條件,以降低木馬的激活概率,且硬件木馬將不再作為一個(gè)獨(dú)立的狀態(tài)機(jī)植入IP核中,而是復(fù)用原始電路中某個(gè)狀態(tài)機(jī)的冗余狀態(tài)。

2 時(shí)序型硬件木馬

硬件木馬從電路結(jié)構(gòu)上可以分為組合型和時(shí)序型2種[9],組合型硬件木馬是指木馬電路完全由組合邏輯組成;時(shí)序型硬件木馬是指木馬電路中包含寄存器等時(shí)序電路,時(shí)序型硬件木馬不同于組合型硬件木馬,其觸發(fā)結(jié)構(gòu)不一定依賴于外部觸發(fā)信號(hào),可以由木馬內(nèi)部的計(jì)數(shù)器等結(jié)構(gòu)直接觸發(fā)[10]。一般來說,隨著觸發(fā)序列長(zhǎng)度的增加,時(shí)序型硬件木馬要比組合型硬件木馬更難檢測(cè)[11]。

一種典型的時(shí)序型硬件木馬使用有限狀態(tài)機(jī)(FSM)產(chǎn)生觸發(fā)條件,狀態(tài)機(jī)的狀態(tài)只能在一些極少滿足的條件下才會(huì)發(fā)生跳變并使木馬激活[12]。圖1是基于FSM的時(shí)序型硬件木馬,result是原始電路中的某個(gè)節(jié)點(diǎn),將該節(jié)點(diǎn)與取反后的值作為多路選擇器的輸入信號(hào),輸出信號(hào)result'取代result信號(hào)接回原始電路中。從ST0到STn-1是電路正常工作時(shí)FSM的狀態(tài),STn是木馬的激活狀態(tài),Pi為狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移條件,這些狀態(tài)轉(zhuǎn)移條件都是電路中一些翻轉(zhuǎn)概率較低的節(jié)點(diǎn),也就是說,木馬被激活的概率是一個(gè)很小的值,這個(gè)值由電路中某些選定節(jié)點(diǎn)的翻轉(zhuǎn)概率來決定。

圖1 基于FSM的時(shí)序硬件木馬結(jié)構(gòu)

3 基于FSM的硬件木馬改進(jìn)結(jié)構(gòu)

第2節(jié)中提到的方法將硬件木馬作為一個(gè)獨(dú)立的狀態(tài)機(jī)植入電路中,但植入一個(gè)新的狀態(tài)機(jī)會(huì)增加電路的面積和功耗;而且該方法假定電路中存在一些極難滿足的狀態(tài)轉(zhuǎn)移條件Pi,但在一些時(shí)鐘頻率較高的電路中可能不存在滿足要求的低翻轉(zhuǎn)概率節(jié)點(diǎn),硬件木馬的激活時(shí)間不能達(dá)到設(shè)計(jì)要求。為延長(zhǎng)激活周期,需要增加木馬狀態(tài)機(jī)的狀態(tài)數(shù),就會(huì)帶來更大的電路面積開銷,并使木馬的可檢測(cè)性增強(qiáng)。

為減小因插入硬件木馬而帶來的面積開銷并降低木馬的可檢測(cè)性,本設(shè)計(jì)對(duì)原始方法進(jìn)行改進(jìn),利用原始電路狀態(tài)機(jī)的冗余狀態(tài)取代插入新的狀態(tài)機(jī)來構(gòu)造木馬電路。如圖2是一個(gè)包含n+3個(gè)狀態(tài)的FSM,其中,ST1,ST2和ST是這個(gè)FSM中的3個(gè)冗余狀態(tài),這些沒有被用到的狀態(tài)被用來組建時(shí)序型硬件木馬。由于硬件木馬只改變了下一狀態(tài)邏輯,因此這種同原始電路共享時(shí)序單元的優(yōu)勢(shì)可以縮小硬件木馬對(duì)電路面積和功耗的影響,從而躲避傳統(tǒng)木馬檢測(cè)技術(shù)的檢測(cè)。此外,通過復(fù)用原始電路中的組合邏輯可以進(jìn)一步減少面積開銷。當(dāng)電路中不存在低翻轉(zhuǎn)概率節(jié)點(diǎn)時(shí),為延長(zhǎng)硬件木馬的激活周期,滿足IP核試用期的時(shí)間要求,通過選取電路中的多個(gè)節(jié)點(diǎn)構(gòu)造一個(gè)序列作為木馬狀態(tài)的轉(zhuǎn)移條件。

圖2 利用冗余狀態(tài)的硬件木馬狀態(tài)轉(zhuǎn)移圖

如圖3所示,狀態(tài)S0到Sn為原始狀態(tài)機(jī)正常工作時(shí)的狀態(tài),狀態(tài)ST1,ST2和ST為狀態(tài)機(jī)的3個(gè)冗余狀態(tài)。設(shè)計(jì)中使用的硬件木馬電路復(fù)用原始狀態(tài)機(jī)中的3個(gè)冗余狀態(tài),其中,ST為木馬的激活狀態(tài)。選取電路中4個(gè)節(jié)點(diǎn)構(gòu)成一段序列,并指定3組序列值作為這3個(gè)冗余狀態(tài)的轉(zhuǎn)移條件,即圖3中的PT1{pT10,pT11,pT12,pT13},PT2{pT20,pT21,pT22,pT23}和PT{pT0,pT1,pT2,pT3}。電路在運(yùn)行中依次滿足PT1,PT2和PT時(shí),狀態(tài)機(jī)從Sn狀態(tài)順序經(jīng)過ST1和ST2,跳到ST狀態(tài),使木馬激活。否則,狀態(tài)機(jī)將返回初始狀態(tài)。原始狀態(tài)機(jī)每執(zhí)行一次才會(huì)對(duì)硬件木馬的狀態(tài)轉(zhuǎn)移條件判斷一次,并且可以通過改變?nèi)哂酄顟B(tài)的數(shù)量和狀態(tài)轉(zhuǎn)移條件中的節(jié)點(diǎn)數(shù)來調(diào)整木馬的激活時(shí)間。

圖3 使用序列作為轉(zhuǎn)移條件的硬件木馬狀態(tài)轉(zhuǎn)移

對(duì)木馬的激活時(shí)間進(jìn)行理論計(jì)算,假定選取原始狀態(tài)機(jī)中的M個(gè)冗余狀態(tài)S1,S2,…,SM植入木馬電路,每個(gè)冗余狀態(tài)使用電路中的N個(gè)節(jié)點(diǎn)T1,T2,…,Tn構(gòu)成一段序列,每個(gè)節(jié)點(diǎn)翻轉(zhuǎn)到指定值的概率為p(i,j)(i=1,2,…,M,j=1,2,…,N)。木馬激活一次的概率理論上為:

若在電路的一個(gè)工作周期T0內(nèi),植入木馬的狀態(tài)機(jī)只執(zhí)行一次,則木馬激活一次的時(shí)間為:

采用原始方法植入硬件木馬,木馬的狀態(tài)數(shù)與電路中節(jié)點(diǎn)數(shù)同為N,節(jié)點(diǎn)翻轉(zhuǎn)到指定值的概率為pi(i=1,2,…,N),由于木馬植入一個(gè)獨(dú)立的狀態(tài)機(jī)中,每個(gè)時(shí)鐘周期都要進(jìn)行狀態(tài)轉(zhuǎn)移條件的判斷,木馬激活一次的時(shí)間為:

比較使用2種不同方法得到的木馬激活時(shí)間可知,原始方法中硬件木馬激活時(shí)間的計(jì)算以電路的時(shí)鐘周期Tclk為基礎(chǔ),而改進(jìn)方法中以整個(gè)電路的一個(gè)工作周期T0(T0?Tclk)為基礎(chǔ)。因此,節(jié)點(diǎn)的翻轉(zhuǎn)概率pi不需要太低就可以使木馬有足夠長(zhǎng)的激活時(shí)間;同時(shí)可以根據(jù)需要改變M和N的值來調(diào)節(jié)木馬的激活時(shí)間以及電路面積的增加。

4 實(shí)驗(yàn)結(jié)果與分析

本文設(shè)計(jì)了一個(gè)AES加/解密算法電路,使用NOVAS公司的verdi軟件對(duì)電路中的所有節(jié)點(diǎn)在執(zhí)行約2萬個(gè)時(shí)鐘周期(70次加/解密運(yùn)算)后的翻轉(zhuǎn)概率進(jìn)行統(tǒng)計(jì),在全部節(jié)點(diǎn)中,翻轉(zhuǎn)概率最低的寄存器在2萬個(gè)周期內(nèi)也翻轉(zhuǎn)了10次,即平均每執(zhí)行7次加/解密運(yùn)算木馬就要被激活1次,這對(duì)于評(píng)估一個(gè)IP顯然是不夠的。

對(duì)木馬的激活條件進(jìn)行改進(jìn),將硬件木馬電路植入AES加/解密算法電路的一個(gè)有限狀態(tài)機(jī)中,選取電路中的節(jié)點(diǎn)構(gòu)造一個(gè)序列,并設(shè)定幾組序列值作為木馬狀態(tài)的轉(zhuǎn)移條件。圖4為電路執(zhí)行加/解密運(yùn)算的仿真結(jié)果。

圖4 AES加/解密算法電路的仿真波形

對(duì)植入硬件木馬的電路進(jìn)行仿真分析,在key信號(hào)和data_in信號(hào)的輸入端注入大量的隨機(jī)值。在執(zhí)行5×107個(gè)時(shí)鐘周期后對(duì)木馬的激活次數(shù)進(jìn)行統(tǒng)計(jì)。圖5為AES加/解密算法電路中木馬激活一次的仿真波形。與圖4進(jìn)行對(duì)比,可以看出,在執(zhí)行數(shù)據(jù)解密運(yùn)算時(shí),木馬被激活(trig= 1),輸出與加密前的信號(hào)值不同,解密后的值出現(xiàn)錯(cuò)誤。

圖5 木馬被激活時(shí)的仿真波形

統(tǒng)計(jì)結(jié)果顯示,若在電路中選取4個(gè)節(jié)點(diǎn)插入控制輪密鑰加狀態(tài)機(jī)的3個(gè)冗余狀態(tài)中,則在5× 106個(gè)時(shí)鐘周期內(nèi),木馬一共激活5次,平均激活一次需要約106個(gè)時(shí)鐘周期,而執(zhí)行一次AES加/解密運(yùn)算需要333個(gè)時(shí)鐘周期,因此電路在木馬激活之前已經(jīng)能夠進(jìn)行約3 000次正確運(yùn)算。另外,根據(jù)電路的不同功能,可以通過調(diào)整序列長(zhǎng)度來改變木馬的激活時(shí)間。

分別使用原始方法和改進(jìn)方法在AES加/解密運(yùn)算電路中植入木馬電路,其中原始方法是將木馬作為一個(gè)獨(dú)立的狀態(tài)機(jī)植入電路中,且每個(gè)狀態(tài)選取電路中翻轉(zhuǎn)概率相對(duì)低的節(jié)點(diǎn)作為激活條件;改進(jìn)方法將木馬植入原始電路狀態(tài)機(jī)的冗余狀態(tài)中,并采用多個(gè)節(jié)點(diǎn)組成的序列作為木馬狀態(tài)的激活條件,對(duì)2種方法進(jìn)行仿真驗(yàn)證,其電路特性如表1所示。可以看出,使用改進(jìn)的方法在電路面積上有很大優(yōu)化,并且激活時(shí)間成倍增加。例如改進(jìn)方法中節(jié)點(diǎn)數(shù)為4、狀態(tài)數(shù)為3時(shí),電路面積增長(zhǎng)比原始方法中使用30個(gè)節(jié)點(diǎn)時(shí)要小0.123%,但激活時(shí)間卻是原始方法的120倍以上。而且由于使用節(jié)點(diǎn)數(shù)、狀態(tài)數(shù)都很少,其隱蔽性也比使用原始方法好。

表1 使用2種方法激活木馬的電路特性對(duì)比

5 結(jié)束語

硬件木馬的出現(xiàn)給信息安全問題帶來了新的挑戰(zhàn),芯片中一旦被植入硬件木馬,將會(huì)給安全性要求較高的應(yīng)用(諸如通信和國家基礎(chǔ)設(shè)施等)帶來巨大威脅,但通過合理利用硬件木馬的特性,可以實(shí)現(xiàn)電路的自我保護(hù)功能。本文針對(duì)基于FSM的時(shí)序型硬件木馬開展研究,通過對(duì)硬件木馬的激活方式進(jìn)行改進(jìn),并將其植入電路中,既能達(dá)到IP版權(quán)保護(hù)的作用,又能放寬對(duì)IC設(shè)計(jì)者的使用限制,具有實(shí)際而廣泛的應(yīng)用價(jià)值。后期將繼續(xù)對(duì)該設(shè)計(jì)進(jìn)行流片及測(cè)試工作,將木馬的實(shí)際激活時(shí)間與仿真時(shí)得到的數(shù)據(jù)進(jìn)行比對(duì),進(jìn)一步驗(yàn)證該方法的有效性。

[1] Tehranipoor M,Koushanfar F.A Survey of Hardware Trojan Taxonomy and Detection[J].IEEE Design& Test of Computers,2010,27(1):10-25.

[2] Karri R,Rajendran J,Rosenfeld K,et al.Trustworthy Hardware:Identifying and Classifying Hardware Trojans [J].Computer,2010,43(10):39-46.

[3] Torunoglu I,Charbon E.Watermarking-based Copyright Protection of Sequential Functions[J].IEEE Journal of Solid-state Circuits,2000,35(3):434-440.

[4] Oliveira A L.Techniques for the Creation of Digital Watermarks in Sequential Circuit Designs[J].IEEE Transactions on Computer-aided Design of Integrated Circuits and Systems,2001,20(9):1101-1117.

[5] Fan Yucheng,Tsao Henwai.Watermarking for Intellectual Property Protection[J].IEEE Electronics Letters, 2003,39(18):1316-1318.

[6] Narasimhan S,Chakraborty R S,Bhunia S.Hardware IP Protection During Evaluation Using Embedded Sequential Trojan[J].IEEE Design&Test of Computers,2012, 29(3):70-79.

[7] 縐 程,張 鵬,鄧高明,等.基于功率旁路泄露的硬件木馬設(shè)計(jì)[J].計(jì)算機(jī)工程,2011,37(11):135-137.

[8] Rad R,Plusquellic J,Tehranipoor M.A Sensitivity Analysis of Power Signal Methods for Detecting Hardware Trojans Under Real Process and Environmental Conditions[J].IEEE Transactions on Very Large Scale Integration Systems,2010,18(12):1735-1744.

[9] Chakraborty R S,S,Narasimhan S,Bhunia S.Hardware Trojan:Threats and Emerging Solutions[C]//Proc.of IEEE International High Level Design Validation and Test Workshop.San Francisco,USA:IEEE Computer Society,2009:166-171.

[10] Liu Huafeng,Luo Hongwei,Wang Liwei.Design of Hardware Trojan Horse Based on Counter[C]//Proc.of International Conference on Quality,Reliability,Risk, Maintenance,and Safety Engineering.Xi'an,China: [s.n.],2011:1007-1009.

[11] Salmani H,Tehranipoor M,Plusquellic J.A Novel Technique for Improving Hardware Trojan Detection and Reducing Trojan Activation Time[J].IEEE Transactions on Very Large Scale Integration Systems,2012,20(1): 112-125.

[12] Wang Xinmu,Narasimhan S,Krishna A,et al.Sequential HardwareTrojan:Side-channelAware Design and Placement[C]//Proc.of the 29th IEEE International Conferenceon ComputerDesign.Amherst,USA: [s.n.],2011:297-300.

編輯 任吉慧

A Sequential Hardware Trojan-based Framework for IP Copyright Protection

FENG Zi-zhu1,ZHAO Yi-qiang1,LIU Chang-long2
(1.School of Electronic Information Engineering,Tianjin University,Tianjin 300072,China;
2.The 54th Research Institute of China Electronics Technology Group Corporation,Shijiazhuang 050081,China)

With the widespread use of Intellectual Property(IP)in System-on-Chip(SoC)design,protection of hardware IP cores against piracy during evaluation becomes a major concern.Embedding a sequential hardware Trojan inside an IP is a new solution to protect the evaluation version of hardware IP.This paper proposes an advanced framework to lengthen the Trojan's activation time which is the decisive factor of the expiry date of an IP.The sequential Trojan is inserted in the unused states of a Finite State Machine(FSM)in the target circuit and some rare nodes making up a sequence can be chosen as Trojan trigger conditions,and the normal function of the IP core is disturbed when the Trojan is activated.Simulation results demonstrate that the improved framework can effectively lengthen the activation time of the inserted Trojan by 120 times and simultaneously reduce the design overhead by 0.123% when reasonably choosing the number of states as 3 and the length of sequence as 4.

IP core;hardware Trojan;activation time;expiry date;Finite State Machine(FSM)

1000-3428(2014)09-0019-04

A

TP407

10.3969/j.issn.1000-3428.2014.09.004

天津市自然科學(xué)基金資助重點(diǎn)項(xiàng)目(12JCZDJC20500)。

馮紫竹(1989-),女,碩士研究生,主研方向:信息安全,入侵檢測(cè);趙毅強(qiáng),教授;劉長(zhǎng)龍,博士。

2013-09-02

2013-10-22E-mail:tcfzz@126.com