劉勇

摘 要： 集成無(wú)源器件（IPD）技術(shù)可以將分立的無(wú)源器件集成在襯底內(nèi)部，提高器件Q值及系統(tǒng)集成度。由于高阻硅襯底具有良好的射頻特性，高阻硅IPD技術(shù)可以制備出Q值高達(dá)70以上的電感。高阻硅IPD基于薄膜技術(shù)具有高精度、高集成度等特點(diǎn)，可將無(wú)源器件特征尺寸縮小一個(gè)數(shù)量級(jí)。同時(shí)可利用成熟的硅工藝平臺(tái)，便于批量生產(chǎn)降低成本。此外，高阻硅IPD技術(shù)可與硅通孔（TSV）技術(shù)兼容，可實(shí)現(xiàn)三維疊層封裝。分析表明，高阻硅IPD技術(shù)在系統(tǒng)集成中具有廣泛應(yīng)用前景。

關(guān)鍵詞： IPD； 系統(tǒng)集成； 高阻硅； 無(wú)源器件； 濾波器

中圖分類(lèi)號(hào)： TN43?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）14?0128?04

High resistance silicon integrated passive device technology for system integration

LIU Yong

（No. 38 Research Institute of CETC， Hefei 230088， China）

Abstract： Integrated passive device （IPD） technology can integrate discrete passive devices into a substrate， and improve the Q factor and system integration level. The inductor whose Q factor is up to 70 can be prepared by high resistance silicon IPD （HRS?IPD） technology because the HRS substrate has a good RF property. HRS?IPD based on thin film technology has the characteristics of high precision and high integration； meanwhile， by which the feature size can be reduced by one order of magnitude. Batch fabrication with lower cost can be realized with the mature silicon technology. Furthermore， HRS?IPD technology can be combined with through silicon via （TSV） technology to realize 3D system packaging. The analyses indicate that the HRS?IPD technology has a good application prospect in system integration.

Keywords： IPD； system integration； high resistance silicon； passive device； filter

0 引 言

系統(tǒng)集成分為同種工藝集成和混合工藝集成。典型的同種工藝集成是采用單一工藝，如CMOS，形成的單片系統(tǒng)；混合工藝集成是將基于不同工藝的功能模塊集成在一個(gè)封裝之中，可形成包含模擬、數(shù)字等功能更為復(fù)雜的系統(tǒng)。后者可發(fā)揮各功能模塊不同工藝的優(yōu)勢(shì)，綜合提升系統(tǒng)性能，且適合三維集成技術(shù)，有利于提高模塊集成度[1?2]。

混合工藝系統(tǒng)集成中往往有很多分立無(wú)源器件，占用襯底面積，影響集成度。傳統(tǒng)的襯底只起到電互連作用，集成無(wú)源器件（Integrated Passive Device，IPD）技術(shù)則可以將無(wú)源器件集成到襯底內(nèi)部，形成功能化襯底[3?4]。典型的電子產(chǎn)品中，PCB上30%～50%的焊點(diǎn)屬于無(wú)源器件，不僅占用面積，且降低了系統(tǒng)的可靠性。IPD可替代襯底上表貼分立元件，減小分立元件占用的面積、簡(jiǎn)化表貼步驟、提高集成度，并避免表面焊接在射頻段帶來(lái)的寄生效應(yīng)。以4.9～5.9 GHz頻率范圍為例，典型的CMOS IC芯片中電感Q值一般不超過(guò)10，利用高阻硅IPD技術(shù)能獲得Q值高達(dá)70以上的電感，可替代CMOS IC芯片中的低Q值電感，提高系統(tǒng)整體性能[5?6]。將IPD功能化襯底與有源器件封裝在一起，可進(jìn)一步形成功能復(fù)雜的專(zhuān)用電子產(chǎn)品。

1 厚膜技術(shù)與薄膜技術(shù)

目前可用的IPD技術(shù)分為厚膜技術(shù)與薄膜技術(shù)。低溫共燒陶瓷（LTCC）是典型的厚膜IPD技術(shù)，廣泛運(yùn)用在民用通信、軍用電子中，然而：陶瓷基板燒結(jié)時(shí)收縮嚴(yán)重，難以形成高精度埋置元件；厚膜印刷典型線寬在幾十μm，而且公差情況不佳，集成度有待提高；需要900 ℃左右的燒結(jié)溫度，有源器件如IC芯片無(wú)法埋置在基板內(nèi)，難以實(shí)現(xiàn)有源元件和無(wú)源元件的混合集成[7]。

薄膜IPD技術(shù)，基于光刻、CVD沉積、磁控濺射等工藝，膜厚一般在1 μm以下，能提供優(yōu)良的器件精度和功能密度[8]?；诖?，可將無(wú)源器件尺寸縮小一個(gè)數(shù)量級(jí)。常用的襯底材料有硅、玻璃、神化嫁和藍(lán)寶石等。由于硅具有價(jià)格低、良好的熱導(dǎo)率、與IC制作工藝相兼容等優(yōu)點(diǎn)而被人們所喜愛(ài)，因此大量應(yīng)用于IPD技術(shù)中[9]。硅常規(guī)工藝采用的襯底材料電阻率較低（1～10 Ω·cm），在微波頻段存在較大的介質(zhì)損耗。近年來(lái)，隨著單晶硅制備工藝的進(jìn)步，可以通過(guò)區(qū)熔法或外延工藝獲得高阻硅晶圓[10]。電阻率高于2 500 Ω·cm的高阻硅就可以滿(mǎn)足高頻微波信號(hào)的傳輸[11]。

2 高阻硅IPD技術(shù)

高阻硅IPD技術(shù)以高阻硅為襯底，采用薄膜技術(shù)制備嵌入式無(wú)源器件，使得襯底功能化。新加坡STATS ChipPAC公司提出的典型工藝流程如圖1所示：高阻硅襯底上熱氧化生成一層SiO2；沉積金屬層MCAP作為MIM電容的底電極，通常可以選用Al金屬材料；沉積TaSi作為電阻材料；沉積Si3N4層作為MIM電容介質(zhì)層；在M1金屬層上可以制備MIM電容的上電極、電阻兩端的引出觸點(diǎn)，以及平面螺旋電感；M1與M2之間采用聚酰亞胺無(wú)機(jī)材料作為絕緣隔離；M2金屬層通過(guò)鍍銅工藝實(shí)現(xiàn)，可用來(lái)形成高Q值電感；由M2引出UBM焊盤(pán)層。采用此種工藝加工出來(lái)的電阻、電容、電感集中在襯底上層10%部分。目前，基于高阻硅IPD技術(shù)，TaSi薄膜電阻可以達(dá)到100 kΩ，MIM電容值為0.2～100 pF，電感值[12]為0.1～10 nH。采用特殊設(shè)計(jì)時(shí)，如在M1和M2上制作雙層電感，可以增大電感值。

圖1 高阻硅IPD剖面圖

由電阻、電容、電感（RCL）構(gòu)成的無(wú)源模塊包括功分器、巴倫、濾波器、耦合器、雙工器等。設(shè)計(jì)過(guò)程中，首先設(shè)計(jì)出以上無(wú)源模塊的集總參數(shù)模型，如將[λ4]Wilkinson微帶功分器通過(guò)式（1）、式（2）轉(zhuǎn)化成集總參數(shù)模型：

[ωC=1Z0tanθ2] （1）

[ωL=Z0sinθ] （2）

式中：Z0是功分支路特征阻抗；θ為[π2]，對(duì)應(yīng)[π4]；ω為工作頻率。計(jì)算出對(duì)應(yīng)集總L、C數(shù)值后，功分器等效LC原理圖如圖2所示[6]。

原理圖設(shè)計(jì)完成之后，根據(jù)原理圖中的RCL數(shù)值設(shè)計(jì)各自獨(dú)立的版圖，借助ADS、HFSS等微波軟件對(duì)版圖仿真分析，計(jì)算提取版圖模型的RCL值。RCL參數(shù)提取與LTCC版圖提取方式一樣，如采用經(jīng)典二端口網(wǎng)絡(luò)利用Y矩陣計(jì)算方法[13?14]。比較提取參數(shù)與原理圖參數(shù)的差別，修改版圖重新進(jìn)行仿真計(jì)算，使得版圖提取參數(shù)逼近原理圖參數(shù)。RCL元件版圖設(shè)計(jì)過(guò)程中，需要結(jié)合工藝設(shè)計(jì)規(guī)則，如M1厚度一般為1 μm左右、MIM介質(zhì)層Si3N4厚度一般為0.3 μm左右等。

圖2 Wilkinson功分器等效集總參數(shù)模型

完成RCL各自元件版圖設(shè)計(jì)之后，組合元件形成功分器、巴倫、濾波器等模塊版圖，進(jìn)一步進(jìn)行組合后模塊版圖三維仿真，分析仿真指標(biāo)參數(shù)與設(shè)計(jì)參數(shù)的吻合度。由于RCL各元件之間存在電磁耦合效應(yīng)，因此需要通過(guò)優(yōu)化設(shè)計(jì)得到最終符合指標(biāo)要求的模塊版圖[15]。整個(gè)IPD模塊設(shè)計(jì)流程可表示為圖3。

圖3 IPD模塊設(shè)計(jì)流程

利用高阻硅IPD技術(shù)及上述設(shè)計(jì)方法，新加坡STATS ChipPAC公司設(shè)計(jì)了一系列無(wú)源模塊。包括802.11a頻段（4.9～5.9 GHz）功分器，信號(hào)輸入/輸出端采用金絲鍵合方式。功分器尺寸1.2 mm×1.0 mm，插入損耗0.61～0.74 dB，回波損耗約-17 dB，隔離度大于20 dB，如圖4所示[6]。該頻段內(nèi)的Wilkinson微帶功分器特征尺寸[λ4]=14 mm，比高阻硅IPD功分器大一個(gè)數(shù)量級(jí)。由此可見(jiàn)，高阻硅IPD在滿(mǎn)足器件性能同時(shí)，能大大縮小器件尺寸。STATS ChipPAC公司還設(shè)計(jì)了基于高阻硅IPD技術(shù)的倒裝焊形式巴倫等集成無(wú)源器件[16]。

圖4 高阻硅IPD功分器

Intel公司設(shè)計(jì)的高阻硅基IPD濾波器，尺寸為1.55 mm×1.55 mm×0.25 mm，用來(lái)與基于LTCC和玻璃襯底的IPD技術(shù)進(jìn)行比較，如圖5所示。LTCC模塊厚度大于500 μm，由于燒結(jié)收縮效應(yīng)，往往需要二次修正；高阻硅IPD模塊厚度可薄至100 μm，且RCL精度可控制在5%以?xún)?nèi)。與玻璃襯底相比，高阻硅具有晶圓優(yōu)勢(shì)，便于利用現(xiàn)有硅工藝進(jìn)行流水生產(chǎn)，具有良好應(yīng)用前景[17]。

圖5 高阻硅IPD濾波器

3 基于高阻硅IPD的系統(tǒng)集成

IPD技術(shù)通過(guò)將無(wú)源器件潛入到襯底當(dāng)中，以達(dá)到減小模塊封裝尺寸、提高集成度的目的。一方面，設(shè)計(jì)出的濾波器、巴倫等無(wú)源模塊可作為一個(gè)單獨(dú)器件使用，通過(guò)flip?chip或wire bond焊接到PCB上[18]；另一方面，可結(jié)合功能化襯底與有源器件以形成高集成度專(zhuān)用電子產(chǎn)品。

Sychip、APM等公司基于高阻硅IPD技術(shù)，設(shè)計(jì)制作出WiFi射頻模塊。模塊包括功能化硅襯底及襯底上的功率放大器、存儲(chǔ)器、WiFi芯片等，以APM產(chǎn)品為例，如圖6所示。模塊尺寸為5.7 mm×9 mm×0.925 mm，大部分無(wú)源器件嵌入在硅襯底內(nèi)部，功放及其他有源器件以裸片或CSP形式通過(guò)金絲鍵合或球焊方式焊接在硅襯底上。

圖6 WiFi射頻前端模塊

整個(gè)WiFi射頻模塊以BGA方式通過(guò)28個(gè)直徑600 μm、間距900 μm的焊球，可與PCB板焊接[19]。一般地，IPD封裝模塊也可以通過(guò)QFN或金絲鍵合焊接到PCB基板上。典型的球焊寄生電感為0.02 nH，金絲鍵合寄生電感[6]為0.36 nH。該WiFi射頻模塊是典型的基于高阻硅IPD技術(shù)的集成系統(tǒng)。由于采用硅片作為襯底，高阻硅IPD技術(shù)與硅通孔（TSV）技術(shù)兼容，可以應(yīng)用于三維集成系統(tǒng)封裝。

4 結(jié) 論

IPD技術(shù)可以將無(wú)源器件集成到襯底內(nèi)部，提高系統(tǒng)集成度。同時(shí)，可以制作高Q值電感，適合替代CMOS芯片中低Q值電感。IPD無(wú)源器件既可以作為獨(dú)立器件使用，也可以在襯底上集成有源器件形成更為復(fù)雜功能模塊，滿(mǎn)足專(zhuān)用電子產(chǎn)品設(shè)計(jì)需求。與LTCC、玻璃及砷化鎵襯底IPD等技術(shù)相比，高阻硅IPD在具備高集成度的優(yōu)點(diǎn)同時(shí)，還具有晶圓平臺(tái)優(yōu)勢(shì)，便于利用現(xiàn)有工藝線進(jìn)行大批量流片生產(chǎn)。高阻硅IPD技術(shù)采用硅襯底，可以結(jié)合硅通孔（TSV）技術(shù)，在三維集成封裝中具有重要應(yīng)用前景。

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