唐 琳，黃建剛

(成都大學(xué) 電子信息工程學(xué)院，四川 成都 610106)

0 引 言

隨著我國經(jīng)濟(jì)的不斷發(fā)展，交通工具也在不斷的更新，高鐵動(dòng)車的實(shí)際應(yīng)用，使鐵路交通技術(shù)又上了新的臺階，但列車種類的更新與行車速度的提高，對于列車運(yùn)行的安全保障也提出了更高的要求.先進(jìn)的交通工具需要先進(jìn)的安全保障手段，在列車行進(jìn)過程中的電調(diào)、列調(diào)、行調(diào)、機(jī)站、站段等各個(gè)部門之間相互的通話記錄都必須存儲保留，以利于日后安全防范和事故取證［1］.鐵路語音記錄系統(tǒng)主要用于鐵路上各個(gè)站點(diǎn)的語音調(diào)度監(jiān)聽.傳統(tǒng)的鐵路語音記錄設(shè)備往往都是用普通單片機(jī)作為核心處理器處理監(jiān)聽的語音數(shù)據(jù)，因此具有存儲容量小、在線播放實(shí)時(shí)性能差的特點(diǎn).本研究提出一種基于FPGA的鐵路語音記錄系統(tǒng)，給出硬件和軟件的設(shè)計(jì)方式，并詳細(xì)介紹了系統(tǒng)的測試過程和測試結(jié)果.

1 系統(tǒng)總體方案

本系統(tǒng)采用ARM +FPGA +聲卡的架構(gòu)、硬件上各個(gè)功能模塊獨(dú)立運(yùn)行與調(diào)試的設(shè)計(jì)方式，系統(tǒng)總體結(jié)構(gòu)框圖如圖1 所示.

圖1 系統(tǒng)總體結(jié)構(gòu)框圖

ARM 微處理器［2］是整個(gè)系統(tǒng)的核心，ARM 處理器芯片選用三星ARM9 內(nèi)核的S3C2440，該芯片外設(shè)接口資源豐富，內(nèi)部集成IIS 接口、SPI 接口、UART 接口、LCD觸摸屏接口和以太網(wǎng)接口.其中，IIS 接口可直接與聲卡芯片UDA1341 進(jìn)行數(shù)據(jù)傳遞.UDA1341是飛利浦公司的一款專業(yè)級語音處理、語音編解碼芯片，自帶2 路AD/DA，內(nèi)部集成了PGA(可編程增益調(diào)節(jié)器)和濾波器.本系統(tǒng)僅利用聲卡的DA 來播放監(jiān)聽的語音信息，語音記錄采用FPGA 控制AD1974 來實(shí)現(xiàn)，AD1974 是ADI 公司一款專業(yè)級的語音采集芯片，最多支持4 個(gè)通道同時(shí)錄音.為了擴(kuò)大語音記錄系統(tǒng)的存儲容量，增加了USB 接口和SD 卡接口作為本地存儲設(shè)備.同時(shí)，主控模塊上的以太網(wǎng)接口還可以實(shí)現(xiàn)本地存儲信息的在線同步功能，使得互聯(lián)網(wǎng)上任何一臺權(quán)限設(shè)備都可以訪問并獲得該設(shè)備的語音記錄信息.

2 硬件與軟件設(shè)計(jì)

2.1 系統(tǒng)硬件設(shè)計(jì)

語音記錄系統(tǒng)采用模塊化的硬件設(shè)計(jì)，其包括主控模塊、本地存儲模塊、電源模塊和數(shù)據(jù)處理模塊.其中:主控模塊上完成語音信號的前端處理、語音編解碼、和以太網(wǎng)通訊;本地存儲模塊主要包含SD 卡和USB 接口設(shè)備，與主控模塊通過排線連接，除電源板之外，整個(gè)監(jiān)聽系統(tǒng)由核心板、主板、數(shù)據(jù)采集板以及轉(zhuǎn)接板構(gòu)成;電源模塊完成220 AC 到5 V DC 的轉(zhuǎn)換，由集成的電源轉(zhuǎn)換模塊實(shí)現(xiàn)，性能更加穩(wěn)定可靠;數(shù)據(jù)處理模塊以FPGA 和AD1974 為核心，完成數(shù)據(jù)采集、數(shù)據(jù)緩存和數(shù)據(jù)處理.

2.2 FPGA 的應(yīng)用

在本系統(tǒng)中，數(shù)據(jù)采集板完成的功能包括語音監(jiān)聽信息的采集、處理和傳輸，其中采集部分由AD電路完成，數(shù)據(jù)處理和傳輸由FPGA 實(shí)現(xiàn)，此外，F(xiàn)PGA 還要負(fù)責(zé)與主板進(jìn)行通信，對AD 進(jìn)行配置［3－5］.

系統(tǒng)硬件設(shè)計(jì)的重點(diǎn)在于數(shù)據(jù)處理模塊，加入FPGA 控制語音信息的采集并對采集到數(shù)據(jù)進(jìn)行處理，這也是區(qū)別于傳統(tǒng)語音記錄系統(tǒng)的地方.數(shù)據(jù)處理模塊核心芯片為 1 片 Altera IV 系列的EP4CE6C22C8N 和1 片ADI 公司的模數(shù)轉(zhuǎn)換芯片AD1974，F(xiàn)PGA 控制AD1974 完成語音數(shù)據(jù)采集，并采用IP Core 實(shí)現(xiàn)一個(gè)128 KB 的DC FIFO 對采集到的數(shù)據(jù)進(jìn)行緩存，加上IIS FIFO 就構(gòu)成了語音記錄系統(tǒng)的雙緩沖池結(jié)構(gòu).DC FIFO 與微處理器之間通過SPI 總線進(jìn)行數(shù)據(jù)傳輸，處理器作為主設(shè)備，當(dāng)需要取數(shù)的時(shí)候給DC FIFO 一個(gè)使能信號，開啟數(shù)據(jù)傳輸.當(dāng)處理器不需要取數(shù)的時(shí)候，F(xiàn)IFO 丟棄溢出數(shù)據(jù)，確保微處理器取數(shù)時(shí)保留最新數(shù)據(jù)，DC FIFO如圖2 所示.

圖2 FPGA 構(gòu)造的DC FIFO 示意圖

2.3 系統(tǒng)軟件設(shè)計(jì)

系統(tǒng)的軟件在Linux 操作系統(tǒng)平臺下進(jìn)行編寫，SPI、IIS、UART、L3 總線等接口的驅(qū)動(dòng)可移植開源的代碼，再將對Linux 內(nèi)核進(jìn)行剪裁并重新編譯得到目標(biāo)Image 文件燒寫到ARM 微處理器的NAND FLASH 中運(yùn)行［2］.系統(tǒng)軟件設(shè)計(jì)的流程如圖3 所示.

圖3 軟件設(shè)計(jì)流程圖

3 測 試

語音記錄系統(tǒng)的測試包括多個(gè)方面的內(nèi)容，本研究重點(diǎn)驗(yàn)證了對FPGA 部分電路的測試.

3.1 FPGA 測試平臺

在對FPGA 的測試之前，必須保證測試工具的聲卡和AD 芯片是可靠的，然后搭建測試平臺對FPGA 的存儲和緩沖功能進(jìn)行測試.測試平臺包括:主控模塊，1 個(gè);電源模塊，1 個(gè);數(shù)據(jù)采集模塊，1 個(gè);PC 機(jī)，2 臺;鐵路調(diào)度電話機(jī)，1 臺;USB 線;USB 接口的串口線.

在本系統(tǒng)中，F(xiàn)PGA 構(gòu)建了1 個(gè)256 bit* 1 024 words(內(nèi)存大小為32 KB)的緩沖池，對AD 采集的數(shù)據(jù)進(jìn)行緩沖，這種緩沖機(jī)制可以較好地改善在線播放性能.

3.2 FPGA 測試內(nèi)容及結(jié)果

3.2.1 FIFO 溢出后的通信狀態(tài).

在本系統(tǒng)中構(gòu)建的FIFO 容量為32 KB，聲卡采樣頻率為8 kHz，量化位數(shù)為16 bit，假如1 次采集4個(gè)通道，1 s 的數(shù)據(jù)量為64 KB，相當(dāng)于FIFO 每次最多可以存放0.5 s 的數(shù)據(jù)量.FIFO 裝滿溢出后的通信狀態(tài)測試步驟為:讓AD1974 不停的采集語音數(shù)據(jù)，并把數(shù)據(jù)存放到FIFO 中，當(dāng)FIFO 的滿標(biāo)志FF第10 次被置位的時(shí)候，說明FIFO 已經(jīng)溢出了10次，同時(shí)丟棄了約5 s 的數(shù)據(jù)，通過判斷空標(biāo)志EF的狀態(tài)來從FIFO 中取數(shù)，每次只取1 幀數(shù)據(jù)(4 個(gè)通道8 個(gè)Byte).

測試結(jié)果顯示，錄音對象為一段10 s 的音頻文件，播放出來為前面的一部分(約5 s)因溢出丟失，后面的5 s 音頻播放正常.測試表明，F(xiàn)IFO 溢出后只是丟失溢出的數(shù)據(jù)，不會對后面取數(shù)造成影響.

3.2.2 FIFO 半滿后的通信狀態(tài).

把AD 采集的數(shù)據(jù)打入FIFO，ARM 通過判斷FIFO 的半滿標(biāo)志HF 來判斷FIFO 里面的數(shù)是否達(dá)到16 KB，只要FIFO 里的數(shù)達(dá)到了16 KB 就把數(shù)取回來，每次取16 KB 存到ARM 緩存，因?yàn)锳RM 運(yùn)行的主頻在500 MHz 左右，取16 KB 數(shù)據(jù)所耗時(shí)間幾乎可以忽略，取完之后就等待下一個(gè)半滿標(biāo)志的到來.這樣連續(xù)的取數(shù)10 s 后將ARM 緩存里的數(shù)據(jù)逐個(gè)給聲卡的IIS FIFO，聲卡就以8 kHz 的頻率將采集到的數(shù)據(jù)播放出來.

測試結(jié)果表明，錄音對象為一段10 s 的音頻文件，播放出來完全正常，無任何數(shù)據(jù)丟失的情況.

3.2.3 系統(tǒng)在線實(shí)時(shí)播放功能驗(yàn)證.

前2 個(gè)實(shí)驗(yàn)驗(yàn)證了FPGA 的存儲功能，實(shí)現(xiàn)了系統(tǒng)的本地回放.為了驗(yàn)證系統(tǒng)的在線實(shí)時(shí)播放功能，測試中把AD 采集到的語音數(shù)據(jù)存入FIFO，只要FIFO 不空，微處理器就開始取數(shù)，每次取1 幀數(shù)據(jù)傳遞給IIS FIFO，聲卡按照錄音時(shí)8 kHz 的頻率、16 bit 的量化位數(shù)進(jìn)行在線播放.在線播放的關(guān)鍵就在于FPGA FIFO 和IIS FIFO 的雙緩沖池設(shè)計(jì)，該設(shè)計(jì)極大的減小了數(shù)據(jù)丟失的概率.只要錄音和播放的速率、量化位數(shù)保持一致，主頻為400 MHz 的處理器取數(shù)的時(shí)間是可以忽略不計(jì)的.

測試結(jié)果表明，系統(tǒng)在錄音的同時(shí)可完成在線回放(延時(shí)為ms 級可以忽略不計(jì)).

4 結(jié) 論

本研究設(shè)計(jì)的鐵路語音記錄系統(tǒng)增加了FPGA器件，系統(tǒng)的可編程性能得到了提升，同時(shí)也提高了系統(tǒng)的存儲容量并改善了在線播放的性能.模塊化的設(shè)計(jì)方式使得系統(tǒng)運(yùn)行更加穩(wěn)定可靠，也為今后系統(tǒng)升級改造提供了方便.現(xiàn)場測試結(jié)果表明，本語音記錄系統(tǒng)在精度、可靠性、功耗與穩(wěn)定性等方面都優(yōu)于以前的同類系統(tǒng).

［1］唐琳.網(wǎng)絡(luò)化嵌入式鐵路調(diào)度監(jiān)聽系統(tǒng)的研究［D］.成都:成都理工大學(xué)，2013.

［2］邵貝貝.嵌入式實(shí)時(shí)操作系統(tǒng)uCOS-II 版［M］.北京:北京航空航天大學(xué)出版社，2003.

［3］吳小平.差壓流量計(jì)的發(fā)展現(xiàn)狀［J］.常州工學(xué)院學(xué)報(bào)，2007，20(4):50－51.

［4］楊小軍，陳保東，王劍橋，等.差壓流量計(jì)的發(fā)展和展望［J］.工業(yè)計(jì)量，2010，20(3):27－28.

［5］孫茂一，趙普俊.基于ARM 的科氏質(zhì)量流量計(jì)的遠(yuǎn)程監(jiān)控系統(tǒng)［J］.中國測試，2014，40(2):63－67.