張紅濤+寧晉哲+慈國輝

摘 要： 采用軟件無線電思想，設(shè)計和實現(xiàn)了基于FPGA的數(shù)字下變頻器，應(yīng)用于數(shù)字中頻接收機中，主要完成信號的下變頻、多速率抽取和濾波等功能。采用自上向下的模塊化設(shè)計方法，將數(shù)字下變頻的功能劃分為不同的模塊，通過VHDL語言和IP核設(shè)計各功能模塊。通過ISE和Matlab工具對數(shù)字下變頻器進行了仿真設(shè)計，在FPGA硬件平臺上進行了測試驗證，結(jié)果表明：數(shù)字下變頻器穩(wěn)定可靠、通用性強、靈活性高，滿足數(shù)字中頻接收機的設(shè)計要求。

關(guān)鍵詞： 軟件無線電； 數(shù)字下變頻； FPGA； 仿真設(shè)計

中圖分類號： TN911?34 文獻標(biāo)識碼： A 文章編號： 1004?373X（2014）15?0073?03

Design of digital downconverter based on FPGA

ZHANG Hong?tao， NING Jin?zhe， CI Guo?hui

（The 54th Research Institute of CETC， Shijiazhuang 050081， China）

Abstract： The digital downconverter （DDC） based on FPGA was designed and implemented with the idea of software radio. It is applied to the digital intermediate frequency receiver to complete the signal downconvertion， multi?rate decimation and filtering functions. The top?down modular design method is adopted to divide the DDC functions into different modules. All the function modules are designed with VHDL language and IP core. The simulation design of DDC is achieved with ISE and Matlab tools， and tested on the FPGA hardware platform. Performance testing results show that the DDC has high stability， high reliability， strong versatility and high flexibility， and can meet the design requirements of the digital intermediate frequency receiver.

Keywords： software radio； digital downconversion； FPGA； simulation design

0 引 言

軟件無線電是一種以現(xiàn)代通信理論為基礎(chǔ)，以數(shù)字信號處理為核心，以微電子技術(shù)為支撐的新的無線通信體系結(jié)構(gòu)[1]。借鑒軟件無線電思想，設(shè)計了數(shù)字中頻接收機中的數(shù)字下變頻器。數(shù)字下變頻器是軟件無線電結(jié)構(gòu)中的重要模塊之一[2]，主要作用是對A/D轉(zhuǎn)換器數(shù)字化后的中頻數(shù)字信號進行下變頻、降速、濾波處理，將中頻數(shù)字信號變成數(shù)據(jù)率較低的數(shù)字基帶信號。數(shù)字下變頻可以通過專用的下變頻芯片或FPGA來實現(xiàn)。專用下變頻芯片功能強大，能夠比較好地實現(xiàn)所需要的功能，但是缺乏靈活性，而使用FPGA實現(xiàn)數(shù)字下變頻可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)完成相應(yīng)的功能，具有很強的靈活性，便于進行系統(tǒng)的功能擴充和升級。

1 數(shù)字下變頻器的系統(tǒng)設(shè)計

在數(shù)字中頻接收機中，工作模式不同，相應(yīng)的數(shù)字下變頻的分頻比和FIR濾波器系數(shù)也不同。在本設(shè)計中要實現(xiàn)三種抽取率（6×6×4，8×8×10，18×16×10）的數(shù)字下變頻，選用Xilinx公司Spartan系列XC6SLX75芯片作為硬件平臺，在FPGA內(nèi)部進行了模塊化設(shè)計，設(shè)計參考了AD公司的AD6620數(shù)字下變頻芯片[3]，其內(nèi)部結(jié)構(gòu)如圖1所示。主要包括5個基本模塊：FIFO模塊、混頻器模塊、控制模塊、CIC濾波器模塊和FIR濾波器模塊。

圖1 數(shù)字下變頻器結(jié)構(gòu)框圖

輸入的中頻信號經(jīng)過A/D轉(zhuǎn)換器帶通采樣后轉(zhuǎn)換為數(shù)字信號，通過FIFO模塊緩存后與數(shù)控振蕩器產(chǎn)生的數(shù)字正交信號相乘得到正交的I，Q信號，經(jīng)過CIC和FIR濾波器模塊抽取降采樣濾波使得其速率大大降低后，送給后端DSP進行實時處理。為了使數(shù)字下變頻器實現(xiàn)不同分頻比的抽取，在FPGA內(nèi)部設(shè)計了控制模塊，根據(jù)不同分頻比，控制CIC濾波器輸入數(shù)據(jù)和輸出數(shù)據(jù)的增長位數(shù)；控制FIR濾波器的使能與輸出數(shù)據(jù)的選擇。

2 數(shù)字下變頻器的FPGA設(shè)計

2.1 混頻器模塊的FPGA設(shè)計

混頻器模塊主要包括數(shù)控振蕩器（NCO）和混頻器（乘法器）。數(shù)控振蕩器的作用是產(chǎn)生兩路正交的正余弦數(shù)字信號。本設(shè)計采用的是查表法來實現(xiàn)NCO[4]，而XC6SLX75芯片中所具有的豐富的查找表和Block RAM單元正好可以滿足這種需要。

混頻器（乘法器）的功能就是完成輸入數(shù)字中頻信號和NCO模塊產(chǎn)生的正余弦信號之間的相乘運算，即把輸入數(shù)字中頻信號的中心頻率搬移到基帶來。XC6SLX75芯片內(nèi)部含有豐富的乘法器核（DSP48A1），DSP48A1核包含一個18×18補碼乘法器，因此在這里混頻器直接使用兩個DSP48A1核來實現(xiàn)混頻的功能。

2.2 CIC濾波器模塊的FPGA設(shè)計

CIC濾波器是無線通信中的常用模塊，一般用于數(shù)字下變頻和數(shù)字上變頻系統(tǒng)。CIC濾波器的結(jié)構(gòu)簡單，沒有乘法器，只有加法器、積分器和寄存器，適合工作在高采樣率。CIC濾波器包括兩個基本組成部分：積分部分和梳狀部分[5]。

本設(shè)計采用2級級聯(lián)CIC濾波器實現(xiàn)第一級信號的濾波、抽取工作，4級級聯(lián)CIC濾波器實現(xiàn)第二級信號的濾波、抽取工作。對CIC濾波器進行模塊化設(shè)計，混頻后的I、Q路信號分別調(diào)用CIC濾波器模塊進行處理，其FPGA內(nèi)部實現(xiàn)框圖如圖2所示。

圖2 CIC濾波器模塊FPGA內(nèi)部實現(xiàn)框圖

DSP48A1核包含一個48位加法器/減法器/累加器[6]，因此通過調(diào)用IP核和配置寄存器延遲，使用DSP48A1核來實現(xiàn)積分器和疏狀濾波器。由于CIC濾波器內(nèi)部存在積分器，這將造成內(nèi)部寄存器位數(shù)的增長。這個位數(shù)增長由級數(shù)[N，]抽取因子[D]和延遲因子[M]決定，所以在用FPGA實現(xiàn)CIC濾波器時，每一級都必須保留足夠的運算精度，否則就有可能造成溢出錯誤。如果輸入數(shù)據(jù)的位數(shù)為[B]位，那么可由下式求出輸出數(shù)據(jù)的位數(shù)[7][BMAX：]

[BMAX=Nlog2DM+B]

DSP48A1核支持48位加法、減法，在實際設(shè)計中，每一級積分器和梳狀濾波器的位數(shù)都采用48位來做運算，在不需要多消耗資源的情況下最大程度提高了運算精度。程序中的運算采用二進制補碼格式進行，在運算過程中采用移位處理模塊要對數(shù)據(jù)進行移位處理，保證在最大抽取因子下，后面的運算處理不溢出。

2.3 FIR濾波器模塊的FPGA設(shè)計

數(shù)字下變頻器的最后一級是FIR濾波器，F(xiàn)IR濾波器主要完成信號的整形濾波功能，同時完成最后一級的抽取。由于進入到 FIR 濾波器的數(shù)據(jù)速率已經(jīng)相對較低，因此在這種情況下可以較容易地實現(xiàn)較高階的FIR濾波器，從而使得濾波器的通帶帶寬、通帶紋波、阻帶衰減和過渡帶帶寬等都能夠達到較好的指標(biāo)[8]。

在本設(shè)計中采用FIR Compiler核來實現(xiàn)FIR濾波器模塊[9]。設(shè)計了2個FIR濾波器來實現(xiàn)最后一級抽取功能，分別為抽4FIR濾波器和抽10FIR濾波器。通過控制模塊根據(jù)抽取因子控制這2個濾波器數(shù)據(jù)的輸入輸出和工作使能，其幅頻特性如圖3，圖4所示。

圖3 抽4FIR濾波器的幅頻特性

3 系統(tǒng)仿真及驗證

本設(shè)計使用Xilinx ISE 11.4工具進行編譯和綜合，為了驗證設(shè)計的正確性，采用ChipScope Pro工具和Matlab工具對內(nèi)部信號進行分析[10]。該設(shè)計實現(xiàn)的數(shù)字下變頻器的具體處理流程為：設(shè)置抽取率為6×6×4，輸入的355 MHz中頻信號經(jīng)過A/D轉(zhuǎn)換器以50 MHz采樣速率帶通采樣后轉(zhuǎn)換為數(shù)字信號送到FPGA中；控制模塊NCO參數(shù)使其產(chǎn)生頻率為5.05 MHz的正交信號與采樣信號進行混頻；混頻后得到頻率為50 kHz的I，Q信號；I，Q信號的采樣速率為50 MHz，通過6倍抽取的2級CIC濾波器和6倍抽取的4級CIC濾波器得到1.389 MHz采樣速率的信號，再通過4倍抽取的FIR濾波器輸出347 kHz低采樣速率的信號供后級的DSP進行處理。使用ChipScope Pro工具對FIR模塊輸出的I，Q數(shù)據(jù)進行采集，波形如圖5所示。

圖4 抽10FIR濾波器的幅頻特性

圖5 I，Q數(shù)據(jù)波形（FIR模塊輸出）

把采集I，Q數(shù)據(jù)組成為復(fù)數(shù)數(shù)據(jù)輸出送到Matlab工具里進行FFT分析，頻譜圖如圖6所示。

4 結(jié) 論

通過測試，采用FPGA設(shè)計的數(shù)字下變頻器代替專用的數(shù)字下變頻芯片能夠很好地實現(xiàn)不同抽取率下的下變頻功能，滿足數(shù)字中頻接收機的設(shè)計要求。通過使用FPGA實現(xiàn)數(shù)字下變頻功能可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)完成相應(yīng)的功能，具有很大的靈活性，便于進行系統(tǒng)的功能擴充和升級，具有較高的應(yīng)用價值。

圖6 I，Q數(shù)據(jù)頻譜（FIR模塊輸出）

參考文獻

[1] 陳東坡.數(shù)字下變頻電路的FPGA實現(xiàn)[D].西安：西安電子科技大學(xué)，2010.

[2] 齊青茂，王巖建，張華沖.中頻采樣全數(shù)字接收機的設(shè)計與實現(xiàn)[J].無線電通信技術(shù)，2012，38（4）：77?80.

[3] 李青鵬，高凱，路軍.數(shù)字通道芯片AD6620的原理及應(yīng)用[J].國外電子元器件，2002（10）：52?54.

[4] 徐小明，蔡燦輝.基于FPGA的數(shù)字下變頻（DDC）設(shè)計[J].通信技術(shù)，2011，44（10）：19?21.

[5] 田耘，徐文波，張延偉.無線通信的FPGA設(shè)計[M].北京：電子工業(yè)出版社，2008.

[6] 姚詹圖.基于FPGA的伺服控制器[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2010.

[7] 金燕，李松，馮曉東.FPGA中CIC抽取濾波器增益校正的實現(xiàn)[J].電視技術(shù)，2013，37（7）：57?59.

[8] 史磊.軟件無線電接收機中數(shù)字下變頻器設(shè)計與實現(xiàn)[D].成都：電子科技大學(xué)，2009.

[9] 劉東華.Xilinx系列FPGA芯片IP核詳解[M].北京：電子工業(yè)出版社，2013.

[10] 李輝，岳田.在FPGA設(shè)計中ChipScope與Matlab的應(yīng)用[J].無線電工程，2010，40（1）：62?64.

2.2 CIC濾波器模塊的FPGA設(shè)計

CIC濾波器是無線通信中的常用模塊，一般用于數(shù)字下變頻和數(shù)字上變頻系統(tǒng)。CIC濾波器的結(jié)構(gòu)簡單，沒有乘法器，只有加法器、積分器和寄存器，適合工作在高采樣率。CIC濾波器包括兩個基本組成部分：積分部分和梳狀部分[5]。

本設(shè)計采用2級級聯(lián)CIC濾波器實現(xiàn)第一級信號的濾波、抽取工作，4級級聯(lián)CIC濾波器實現(xiàn)第二級信號的濾波、抽取工作。對CIC濾波器進行模塊化設(shè)計，混頻后的I、Q路信號分別調(diào)用CIC濾波器模塊進行處理，其FPGA內(nèi)部實現(xiàn)框圖如圖2所示。

圖2 CIC濾波器模塊FPGA內(nèi)部實現(xiàn)框圖

DSP48A1核包含一個48位加法器/減法器/累加器[6]，因此通過調(diào)用IP核和配置寄存器延遲，使用DSP48A1核來實現(xiàn)積分器和疏狀濾波器。由于CIC濾波器內(nèi)部存在積分器，這將造成內(nèi)部寄存器位數(shù)的增長。這個位數(shù)增長由級數(shù)[N，]抽取因子[D]和延遲因子[M]決定，所以在用FPGA實現(xiàn)CIC濾波器時，每一級都必須保留足夠的運算精度，否則就有可能造成溢出錯誤。如果輸入數(shù)據(jù)的位數(shù)為[B]位，那么可由下式求出輸出數(shù)據(jù)的位數(shù)[7][BMAX：]

[BMAX=Nlog2DM+B]

DSP48A1核支持48位加法、減法，在實際設(shè)計中，每一級積分器和梳狀濾波器的位數(shù)都采用48位來做運算，在不需要多消耗資源的情況下最大程度提高了運算精度。程序中的運算采用二進制補碼格式進行，在運算過程中采用移位處理模塊要對數(shù)據(jù)進行移位處理，保證在最大抽取因子下，后面的運算處理不溢出。

2.3 FIR濾波器模塊的FPGA設(shè)計

數(shù)字下變頻器的最后一級是FIR濾波器，F(xiàn)IR濾波器主要完成信號的整形濾波功能，同時完成最后一級的抽取。由于進入到 FIR 濾波器的數(shù)據(jù)速率已經(jīng)相對較低，因此在這種情況下可以較容易地實現(xiàn)較高階的FIR濾波器，從而使得濾波器的通帶帶寬、通帶紋波、阻帶衰減和過渡帶帶寬等都能夠達到較好的指標(biāo)[8]。

在本設(shè)計中采用FIR Compiler核來實現(xiàn)FIR濾波器模塊[9]。設(shè)計了2個FIR濾波器來實現(xiàn)最后一級抽取功能，分別為抽4FIR濾波器和抽10FIR濾波器。通過控制模塊根據(jù)抽取因子控制這2個濾波器數(shù)據(jù)的輸入輸出和工作使能，其幅頻特性如圖3，圖4所示。

圖3 抽4FIR濾波器的幅頻特性

3 系統(tǒng)仿真及驗證

本設(shè)計使用Xilinx ISE 11.4工具進行編譯和綜合，為了驗證設(shè)計的正確性，采用ChipScope Pro工具和Matlab工具對內(nèi)部信號進行分析[10]。該設(shè)計實現(xiàn)的數(shù)字下變頻器的具體處理流程為：設(shè)置抽取率為6×6×4，輸入的355 MHz中頻信號經(jīng)過A/D轉(zhuǎn)換器以50 MHz采樣速率帶通采樣后轉(zhuǎn)換為數(shù)字信號送到FPGA中；控制模塊NCO參數(shù)使其產(chǎn)生頻率為5.05 MHz的正交信號與采樣信號進行混頻；混頻后得到頻率為50 kHz的I，Q信號；I，Q信號的采樣速率為50 MHz，通過6倍抽取的2級CIC濾波器和6倍抽取的4級CIC濾波器得到1.389 MHz采樣速率的信號，再通過4倍抽取的FIR濾波器輸出347 kHz低采樣速率的信號供后級的DSP進行處理。使用ChipScope Pro工具對FIR模塊輸出的I，Q數(shù)據(jù)進行采集，波形如圖5所示。

圖4 抽10FIR濾波器的幅頻特性

圖5 I，Q數(shù)據(jù)波形（FIR模塊輸出）

把采集I，Q數(shù)據(jù)組成為復(fù)數(shù)數(shù)據(jù)輸出送到Matlab工具里進行FFT分析，頻譜圖如圖6所示。

4 結(jié) 論

通過測試，采用FPGA設(shè)計的數(shù)字下變頻器代替專用的數(shù)字下變頻芯片能夠很好地實現(xiàn)不同抽取率下的下變頻功能，滿足數(shù)字中頻接收機的設(shè)計要求。通過使用FPGA實現(xiàn)數(shù)字下變頻功能可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)完成相應(yīng)的功能，具有很大的靈活性，便于進行系統(tǒng)的功能擴充和升級，具有較高的應(yīng)用價值。

圖6 I，Q數(shù)據(jù)頻譜（FIR模塊輸出）

參考文獻

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[8] 史磊.軟件無線電接收機中數(shù)字下變頻器設(shè)計與實現(xiàn)[D].成都：電子科技大學(xué)，2009.

[9] 劉東華.Xilinx系列FPGA芯片IP核詳解[M].北京：電子工業(yè)出版社，2013.

[10] 李輝，岳田.在FPGA設(shè)計中ChipScope與Matlab的應(yīng)用[J].無線電工程，2010，40（1）：62?64.

2.2 CIC濾波器模塊的FPGA設(shè)計

CIC濾波器是無線通信中的常用模塊，一般用于數(shù)字下變頻和數(shù)字上變頻系統(tǒng)。CIC濾波器的結(jié)構(gòu)簡單，沒有乘法器，只有加法器、積分器和寄存器，適合工作在高采樣率。CIC濾波器包括兩個基本組成部分：積分部分和梳狀部分[5]。

本設(shè)計采用2級級聯(lián)CIC濾波器實現(xiàn)第一級信號的濾波、抽取工作，4級級聯(lián)CIC濾波器實現(xiàn)第二級信號的濾波、抽取工作。對CIC濾波器進行模塊化設(shè)計，混頻后的I、Q路信號分別調(diào)用CIC濾波器模塊進行處理，其FPGA內(nèi)部實現(xiàn)框圖如圖2所示。

圖2 CIC濾波器模塊FPGA內(nèi)部實現(xiàn)框圖

DSP48A1核包含一個48位加法器/減法器/累加器[6]，因此通過調(diào)用IP核和配置寄存器延遲，使用DSP48A1核來實現(xiàn)積分器和疏狀濾波器。由于CIC濾波器內(nèi)部存在積分器，這將造成內(nèi)部寄存器位數(shù)的增長。這個位數(shù)增長由級數(shù)[N，]抽取因子[D]和延遲因子[M]決定，所以在用FPGA實現(xiàn)CIC濾波器時，每一級都必須保留足夠的運算精度，否則就有可能造成溢出錯誤。如果輸入數(shù)據(jù)的位數(shù)為[B]位，那么可由下式求出輸出數(shù)據(jù)的位數(shù)[7][BMAX：]

[BMAX=Nlog2DM+B]

DSP48A1核支持48位加法、減法，在實際設(shè)計中，每一級積分器和梳狀濾波器的位數(shù)都采用48位來做運算，在不需要多消耗資源的情況下最大程度提高了運算精度。程序中的運算采用二進制補碼格式進行，在運算過程中采用移位處理模塊要對數(shù)據(jù)進行移位處理，保證在最大抽取因子下，后面的運算處理不溢出。

2.3 FIR濾波器模塊的FPGA設(shè)計

數(shù)字下變頻器的最后一級是FIR濾波器，F(xiàn)IR濾波器主要完成信號的整形濾波功能，同時完成最后一級的抽取。由于進入到 FIR 濾波器的數(shù)據(jù)速率已經(jīng)相對較低，因此在這種情況下可以較容易地實現(xiàn)較高階的FIR濾波器，從而使得濾波器的通帶帶寬、通帶紋波、阻帶衰減和過渡帶帶寬等都能夠達到較好的指標(biāo)[8]。

在本設(shè)計中采用FIR Compiler核來實現(xiàn)FIR濾波器模塊[9]。設(shè)計了2個FIR濾波器來實現(xiàn)最后一級抽取功能，分別為抽4FIR濾波器和抽10FIR濾波器。通過控制模塊根據(jù)抽取因子控制這2個濾波器數(shù)據(jù)的輸入輸出和工作使能，其幅頻特性如圖3，圖4所示。

圖3 抽4FIR濾波器的幅頻特性

3 系統(tǒng)仿真及驗證

本設(shè)計使用Xilinx ISE 11.4工具進行編譯和綜合，為了驗證設(shè)計的正確性，采用ChipScope Pro工具和Matlab工具對內(nèi)部信號進行分析[10]。該設(shè)計實現(xiàn)的數(shù)字下變頻器的具體處理流程為：設(shè)置抽取率為6×6×4，輸入的355 MHz中頻信號經(jīng)過A/D轉(zhuǎn)換器以50 MHz采樣速率帶通采樣后轉(zhuǎn)換為數(shù)字信號送到FPGA中；控制模塊NCO參數(shù)使其產(chǎn)生頻率為5.05 MHz的正交信號與采樣信號進行混頻；混頻后得到頻率為50 kHz的I，Q信號；I，Q信號的采樣速率為50 MHz，通過6倍抽取的2級CIC濾波器和6倍抽取的4級CIC濾波器得到1.389 MHz采樣速率的信號，再通過4倍抽取的FIR濾波器輸出347 kHz低采樣速率的信號供后級的DSP進行處理。使用ChipScope Pro工具對FIR模塊輸出的I，Q數(shù)據(jù)進行采集，波形如圖5所示。

圖4 抽10FIR濾波器的幅頻特性

圖5 I，Q數(shù)據(jù)波形（FIR模塊輸出）

把采集I，Q數(shù)據(jù)組成為復(fù)數(shù)數(shù)據(jù)輸出送到Matlab工具里進行FFT分析，頻譜圖如圖6所示。

4 結(jié) 論

通過測試，采用FPGA設(shè)計的數(shù)字下變頻器代替專用的數(shù)字下變頻芯片能夠很好地實現(xiàn)不同抽取率下的下變頻功能，滿足數(shù)字中頻接收機的設(shè)計要求。通過使用FPGA實現(xiàn)數(shù)字下變頻功能可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構(gòu)完成相應(yīng)的功能，具有很大的靈活性，便于進行系統(tǒng)的功能擴充和升級，具有較高的應(yīng)用價值。

圖6 I，Q數(shù)據(jù)頻譜（FIR模塊輸出）

參考文獻

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[10] 李輝，岳田.在FPGA設(shè)計中ChipScope與Matlab的應(yīng)用[J].無線電工程，2010，40（1）：62?64.