戴　強,薛　顏,楊霄壘,周啟才,2,吳　俊,郭良權*

(1.中國電子科技集團第五十八研究所,江蘇 無錫 214035;2.江南大學物聯(lián)網(wǎng)工程學院,江蘇 無錫 214122)

?

一種對失調(diào)和電容失配誤差進行補償?shù)牧魉€ADC子級電路

戴強1,薛顏1,楊霄壘1,周啟才1,2,吳俊1,郭良權1*

(1.中國電子科技集團第五十八研究所,江蘇 無錫 214035;2.江南大學物聯(lián)網(wǎng)工程學院,江蘇 無錫 214122)

摘要:設計一種用于高速高精度流水線ADC的流水線ADC子級電路,采用偽隨機序列控制子ADC電路中比較器陣列的參考比較電壓。比較器的高低位被隨機分配,消除某個比較器的固有失調(diào)對子ADC量化的影響,溫度計碼的偽隨機性可以消除MDAC電容的失配誤差對余量輸出的影響。電路采用0.18 μm 1P5M 1.8 V CMOS工藝,運用于12 bit 250 Msample/s流水線ADC電路中,實際測得流水線ADC電路的SNR為69.92 dB,SFDR為81.17 dB。

關鍵詞:流水線模數(shù)轉(zhuǎn)換器;偽隨機序列;失調(diào)誤差;電容失配誤差

數(shù)字處理技術和數(shù)字處理系統(tǒng)的快速發(fā)展和更新?lián)Q代,為模數(shù)轉(zhuǎn)換器ADC(Analog to Digital Converter)提供了大量的應用機會,近年來,高速高精度的模數(shù)轉(zhuǎn)換器在高清視頻、3 G通信、醫(yī)療器械以及雷達等領域得到了廣泛的應用,作為高速高精度領域模數(shù)轉(zhuǎn)換器的最佳選擇,流水線ADC的性能更是得到了飛速提升。

為實現(xiàn)更高性能(更高速度、更高精度、更低功耗)的流水線ADC設計,各大機構投入了大量的研究,如在流水線ADC的高位子級電路中對MDAC(Multiple Digital to Analog Converter)電容使用DITHER技術補償電容的失配誤差[1],并結合數(shù)字校準技術來提高流水線ADC的轉(zhuǎn)換精度;在流水線ADC的高位子級電路中對比較器內(nèi)部電路進行失調(diào)電壓補償[2],降低高速動態(tài)比較器固有的較大的失調(diào)電壓對流水線ADC轉(zhuǎn)換精度的影響;使用簡單的運放電路來替代高增益高帶寬的放大器電路,并結合后臺的數(shù)字校準技術校準比較器失調(diào)和MDAC電容失配[3-8],在實現(xiàn)所需精度的前提下達到降低功耗的目的。

本文設計另一種應用于高速高精度流水線ADC的子級電路,該子級電路基于偽隨機控制技術,以一種自適應的方式來達到提高流水線ADC轉(zhuǎn)換精度的目的。

1　電路設計

圖1所示為本文設計的流水線ADC的K比特子級電路的原理框圖,該子級電路包括偽隨機序列調(diào)制的子ADC電路、子DAC電路以及余量放大器、偽隨機譯碼電路和偽隨機序列產(chǎn)生電路。

圖1　子級電路原理框圖

該子級電路的工作原理如下:通路1由余量增益電路中的采樣開關對前級輸出的信號(或輸入信號)Vi(Vip/Vin)進行采樣/保持,通路2由偽隨機序列調(diào)制的子ADC電路對前級輸出的信號(或輸入信號)Vi(Vip/Vin)進行采樣/保持并進行比較器量化,子ADC電路中的比較器陣列的參考電壓受偽隨機序列產(chǎn)生電路生成的偽隨機序列控制,因此該子ADC電路輸出的溫度計碼具有偽隨機性質(zhì),溫度計碼一方面經(jīng)子DAC電路轉(zhuǎn)換得到模擬信號Vdac,另一方面經(jīng)偽隨機譯碼電路譯碼得到該子級電路的Ni-bit數(shù)字編碼輸出,通路1采樣到的原信號Vi(Vip/Vin)與通路2轉(zhuǎn)換輸出的Vdac進行相減后經(jīng)余量放大器放大輸出得到該子級電路的余量輸出Vo。

1.1偽隨機序列調(diào)制子ADC電路

圖2　偽隨機序列調(diào)制子ADC電路結構圖

1.2子DAC電路

圖3　子DAC電路原理圖

1.3余量增益電路

圖4所示為余量增益電路原理圖,該余量增益電路采用傳統(tǒng)的電路架構,該電路工作在兩相不交疊時鐘cp1、cp2下,cp1p是比cp1稍提前的時鐘。①在采樣階段:cp1、cp1p為高,cp2為低,采樣電容對Vip進行采樣,余量放大器處于復位狀態(tài),對于P端(正端)有:

Qp=2KC·(Vip-Vcmi)+2C·(Vcm2-Vcm1)

(1)

對于N端(負端)有:

Qn=2KC·(Vin-Vcmi)+2C·(Vcm2-Vcm1)

(2)

圖4　余量增益電路原理圖

+2C(Vop-Vi+)

(3)

對于N端(負端)有:

(Vdacn2K-Vi-)]+2C(Von-Vi-)

(4)

2K(Vip-Vin)=[(Vdacp1-Vdacn1)+…+(Vdacp2K-

Vdacn2K)]+2K+1(Vi+-Vi-)+2(Vop-Von)

(5)

2K(Vip-Vin)=[x·Vref-(2K-x)·Vref]-2K+1(Vi+-

Vi-)+2(Vop-Von)

(6)

又設余量放大器的低頻開環(huán)增益為A0,則有:

2K(Vop-Von)=-A0·(Vi+-Vi-)

(7)

設Vip-Vin=Vi,Vop-Von=Vo由式(6)、式(7)得:

(8)

從式(8)可以看出,余量放大器的有限低頻增益A0會給余量輸出帶來增益誤差,若A0>60dB,式(8)可以近似為:

Vo=2K-1·Vi+(2K-1-x)·Vref

(9)

2　電路仿真與測試

圖5所示為一個12bit250Msample/s流水線ADC芯片主通道電路的照片,電路采用0.18μm1P5M1.8VCMOS工藝,本文設計的流水線ADC子級電路運用到該ADC電路的第1級4比特分辨率子電路中。

圖6　偽隨機碼的產(chǎn)生

對于4比特的子級電路來說,子ADC電路的偽隨機控制序列共有8組,圖6所示為偽隨機序列PR1～PR8的仿真波形,可知在任意時刻PR1～PR8中只有一個為高,且成隨機分布,也意味著隨機選通一組基準電壓作為比較器陣列的參考比較電壓,從而可以消除某個比較器因工藝制造帶來的固有失調(diào)給子ADC的量化造成影響。

圖7所示為運用了本文設計的子級電路的12 bit 250 Msample/s流水線ADC的FFT測試結果,輸入為250 MHz正弦信號,峰峰值為2 V,幅度為0 dBm,測得SNR為69.92 dB,SFDR為81.17 dB。

圖7　ADC的動態(tài)性能測試

表1所示為部分參考文獻與本文設計的流水線ADC間動態(tài)性能的對比,可以看出,本文設計的流水線ADC在250 MHz采樣率下還能達較高的性能。

表1　本文與部分文獻的參數(shù)對比

3　結論

設計一個對子ADC失調(diào)誤差和電容失配誤差進行動態(tài)補償?shù)牧魉€ADC子級電路,子ADC電路的比較器陣列的參考比較器電壓受偽隨機序列控制,比較器陣列間的高低位被隨機分配,消除某個比較器的固有失調(diào)對子ADC電路量化的影響,具有偽隨機性質(zhì)的溫度計碼通過控制子DAC電路消除MDAC電容的失陪誤差對余量輸出的影響,提高了流水線ADC的動態(tài)性能。

參考文獻:

[1]Devarjan S,singer L,Kelly D,et al.A 16-bit,125 Msample/s,385 mW,78.7 dB SNR CMOS Pipeline ADC.[J].IEEE J Sol Sta Circ,2009,44(12):3305-3313.

[2]Liu Ke,Yang Haigang.A CMOS Dynamic Comparator for Pipeline ADCs with Improved Speed/Power Ratio[J].半導體學報,2008,29(1):75-80.

[3]Peng Bei,Huang Guangzhong,Li Hao,et al.A 48-mW,12-bit,150-Msample/s Pipelined ADC with Digital Calibration in 65 nm CMOS[C]//IEEE Custom Integrated Circuitsc,San Jose,CA,USA.2011:1-4.

[4]Wang Xuan,Yang Changyi,Zhao Xiaoxiao,et al.A 12-bit,270 Msample/s Pipelined ADC with SHA-Eliminating front end.[C]//IEEE Int Circ and Syst,Seoul,Korea,2012:798-801.

[5]Lieghti T,Tajalli A,Akgun O C,et al.A 1.8 V 12-bit 230-Msample/s Pipeline ADC in 0.18 μm CMOS Technology[C]//IEEE Int Circ and Syst,Macao,China,2008:21-24.

[6]Grace C R,Hurst P J,Lewis S H.A 12 b 80-Msample/s Pipelined ADC with Bootstrapped Digital Calibration[C]//IEEE Int Sol-Sta Circ,San Francisco,CA,USA,2004:460-539.

[7]Wang Haoyue,Xiao Yue,Hurst P J,et al.Nested Digital Background Calibration of a 12-bit Pipelined ADC Without an Input SHA[J].IEEE Sol-Sta Circ,2009,44(10):2780-2789.

[8]Murmann B,Boser B E.A 12 b 75 MSs Pipelined ADC Using Open-Loop Residue Amplification[C]//IEEE Int Sol-Sta Circ,San Francisco,CA,USA,2003,pp:328-497.

戴強(1979-),男,漢族,江蘇丹陽人,東南大學本科學歷,工程師,現(xiàn)在中國電子科技集團第58研究所從事集成電路的研究工作;

薛顏(1983-),男,漢族,江蘇邳州人,國防科技大學碩士學位,工程師,現(xiàn)在中國電子科技集團第58研究所從事集成電路的研究設計工作;

郭良權(1964-),男,漢族,江蘇宜興人,研究員高工,主要研究方向為微控制器以及數(shù)?；旌霞呻娐吩O計。

ASub-StageCircuitwithComparatorOffsetandCapacitorMismatchesErrorsCompensatingforHighSpeedPipelinedADC

DAIQiang1,XUEYan1,YANGXiaolei1,ZHOUQicai1,2,WUJun1,GUOLiangquan1*

(1.No.58 Research Institute,China Electronic Technology Group Corporation,Wuxi Jiangsu 214035,China;2.IOT Engineering,Jiangnan University,Wuxi Jiangsu 214122,China)

Abstract:A sub-circuit for high-speed,high-resolution pipelined ADC is presented.Reference voltages in comparators array are controlled by pseudorandom sequences.MSBs and LSBs of comparators are assigned randomly,accordingly the effect of offset of some comparator on ADC quantization is eliminated.Pseudo-random thermometer code cancels the effect of the mismatches of MDAC capacitors on residue output.This circuit implemented in 0.18 μm 1P5M 1.8 V CMOS process is applied to a 12-bit 250 Msample/s pipelined ADC.Test results shows that the ADC has an SNR of 69.92dB and an SFDR of 81.17 dB

Key words:pipelined analog-to-digital converter;pseudo-random sequence;offset voltage;mismatches of capacitor

doi:EEACC:0170L10.3969/j.issn.1005-9490.2014.05.003

中圖分類號:TN405

文獻標識碼:A

文章編號:1005-9490(2014)05-0812-04

收稿日期:2013-10-09修改日期:2013-10-26