孟昭光 冉彥祥 葉 志

（東莞市五株電子科技有限公司，廣東 東莞 523290 ）

1 前言

隨著未來(lái)手機(jī)及數(shù)碼相機(jī)等3G/4G產(chǎn)品的輕、薄、小型化與多功能化發(fā)展趨勢(shì)，對(duì)HDI不斷提出更高要求，由于電子產(chǎn)品的輕薄短小化，電子元件的封裝形式上其尺寸的縮小也極為明顯，傳統(tǒng)QPF的封裝已逐漸轉(zhuǎn)換為BGA、CSP，甚至覆晶封裝方式，促使線路板的高密度必須同步提高。在線路的制作方面，線路的精細(xì)化程度逐步轉(zhuǎn)向亞微觀、微觀的微米級(jí)尺度，線路的精密要求也大大提高。故而HDI精細(xì)導(dǎo)線化、微小孔徑化三階產(chǎn)品是未來(lái)3G高端電子產(chǎn)品所必須。因50 μm/50 μm精細(xì)線路板制造過(guò)程中集合了特殊銅厚與精細(xì)線路的匹配要求，工藝制作難度高，在壓合、減銅、電鍍、線路制作等各工序均存在技術(shù)難點(diǎn)，同時(shí)50 μm/50 μm精細(xì)線路板的應(yīng)用領(lǐng)域非常特殊，品質(zhì)問(wèn)題帶來(lái)的風(fēng)險(xiǎn)很高；50 μm/50 μm精細(xì)線路板在產(chǎn)業(yè)內(nèi)的生產(chǎn)及制作處于初級(jí)階段，很多工藝及品質(zhì)管控有待完善，需要進(jìn)一步作跟進(jìn)研究開(kāi)發(fā)與完善。研發(fā)50 μm/50 μm精細(xì)線路HDI板以符合市場(chǎng)發(fā)展需求，對(duì)提升產(chǎn)值及推動(dòng)同行技術(shù)發(fā)展意義深遠(yuǎn)（圖1、圖2）。

圖1 元件發(fā)展趨勢(shì)

圖2 線路發(fā)展走向

2 制板結(jié)構(gòu)、工藝流程、制作參數(shù)選擇及整體解決方案

2.1 50 mm/50 mm精細(xì)線路印制電路板定義

顧名思議，內(nèi)層或者外層線路設(shè)計(jì)含有50 μm/50 μm線路要求的印制電路板稱之為50 μm/50 μm精細(xì)線路印制電路板，其線路設(shè)計(jì)一般分密集線路、空曠區(qū)線路、嘴外邊緣線路。設(shè)計(jì)圖例見(jiàn)圖3。

2.2 產(chǎn)品疊構(gòu)

從全球市場(chǎng)發(fā)展及需求來(lái)看，未來(lái)3G、4G在HDI的技術(shù)變化見(jiàn)圖4。

圖4 技術(shù)發(fā)展變化趨勢(shì)

原有普通二階設(shè)計(jì)己不能滿足3G手機(jī)發(fā)展需要，基本向三階多壓發(fā)展。本測(cè)試選擇以代表性的三階三壓、8層板疊構(gòu)作為試板來(lái)探討50 μm/50 μm精細(xì)線路的制作關(guān)鍵點(diǎn)及難點(diǎn)，測(cè)試產(chǎn)品疊構(gòu)如圖5。

圖5 產(chǎn)品疊構(gòu)圖

2.3 工藝流程

2.4 制作參數(shù)及難點(diǎn)解決方案

三階三壓50 μm/50 μm精細(xì)線路的制作主要技術(shù)參數(shù)要求如圖6。

圖3 50μm/50μm精細(xì)線路印制電路板線路設(shè)計(jì)

圖6 工藝流程圖

（1）制作疊構(gòu)：3+N+3（三階三壓），8層板疊構(gòu)。

（2）34.3 μm/102.9 μm DLD鐳射：34.3 μm/102.9 μm銅箔壓合直接DLD加工，Over Hang≤5 μm。

（3）100 μm盲孔填孔：垂直電鍍方式進(jìn)行盲孔電鍍銅填平， Dimple≤10 μm，漏填率在5DPPM內(nèi)。

（4）內(nèi)外層50 μm/50 μm線路：從內(nèi)一至外層線寬/線距為（50 μm/50 μm）±15 μm；包括填孔后減銅再制作50 μm線路。

（5）層間對(duì)準(zhǔn)度：三次壓合，盲孔疊孔及層間對(duì)準(zhǔn)度≤50 μm，最小Pitch間距101.6 μm。

針對(duì)制作難點(diǎn)，在制作前期進(jìn)行了技術(shù)難點(diǎn)的解決分析，如表1。

3 50 μm/50 μm精細(xì)線路印制電路板制作遇到的難點(diǎn)及解決

3.1 設(shè)備的選擇

選用PCB行業(yè)先進(jìn)的生產(chǎn)設(shè)備及檢測(cè)儀器，情況如圖7。

圖7 生產(chǎn)設(shè)備及檢測(cè)儀器

小結(jié)：先進(jìn)的生產(chǎn)設(shè)備及檢測(cè)設(shè)備是制作50 μm/50 μm精細(xì)線路印制電路板的必備條件。

3.2 線路解析度分析

50 μm/50 μm精細(xì)線路對(duì)解析度要求較高，選用厚度為30 μm的干膜作為抗蝕阻劑，才能達(dá)到良好的解析及蝕刻目的。在測(cè)試過(guò)程中使用杜邦LDI8330干膜替代ADV-303能達(dá)到最好的解析效果，顯影后的線寬與間距都完全滿足要求（表2）。

表2 ADV-303與LDI8330干膜性能比較

小結(jié)：ADV-303與LDI8330干膜在設(shè)計(jì)線寬/線距相同的條件下測(cè)試，顯影后實(shí)際線寬/間距杜邦明顯好于殷田干膜（圖8）。

3.3 蝕刻均勻性分析

表1 關(guān)鍵問(wèn)題及解決方案

圖8 干膜解析效果比較

影響蝕刻的均勻性除底銅厚度均勻性外,主要受溶液流動(dòng)的均勻性所控制,涉及設(shè)備本身性能,如噴咀形狀、噴淋角度、壓力大小 、噴淋擺動(dòng)頻率及幅度、滾輪排布等。蝕刻線的均勻性決定了細(xì)線路是否可穩(wěn)定均勻的咬蝕出來(lái)，同時(shí)也是蝕刻線的重要技術(shù)評(píng)判指標(biāo)。為達(dá)到良好的蝕刻均勻性，對(duì)DES線蝕刻槽進(jìn)行了如下的精細(xì)調(diào)整（表3）。

DES均勻性要求：topμ≥88%，bottomμ≥88%，both sideμ≥85%

均勻性計(jì)算公式：

μ=1-{（max-min）/Xx100%}≥88%

調(diào)整后蝕刻均勻性如圖9。

調(diào)整后，兩面咬蝕殘銅厚度R值控制在4.6 μm，兩面咬蝕的整體均勻性由原88.6%提升到93.33%。

3.4 面銅均勻性

表3 DES線蝕刻槽調(diào)整項(xiàng)目

圖9 蝕刻均勻性比較

為了保證線路解析清楚及各區(qū)域線寬管控，制作時(shí)須將面銅控制在20 μm ～ 25 μm范圍內(nèi)，R值≤5 μm內(nèi)。通過(guò)采取對(duì)VCP填孔線藥水比例調(diào)整、降低銅缸噴咀壓力，測(cè)試后達(dá)到面銅在45 μm內(nèi)可將盲孔填平，同時(shí)面銅R值控制在5 μm內(nèi)，減銅后達(dá)到50.8 μm/50.8 μm線路制作的面銅厚度及均勻性要求，電鍍各段制作參數(shù)如表4。

面銅量測(cè)數(shù)據(jù)及均勻性結(jié)果如表5。

下填孔后減銅再由機(jī)械鉆孔轉(zhuǎn)通孔電鍍后的面銅均勻性分布（均勻性87.71%，面銅R值5.8 μm）。

圖10 面銅均勻性分布圖

小結(jié)：從各電鍍別的電鍍情況看，其面銅在50 μm/50 μm線路制作的管控范圍內(nèi)，面銅均勻性良好，R值最大5.9 μm，基本滿足50 μm/50 μm線路的制作要求。

填孔切片與減銅切片如圖11。

圖11 填孔減銅切片

疊孔對(duì)準(zhǔn)性與通孔孔型切片（圖12）。

圖12 疊孔對(duì)準(zhǔn)度與通孔切片

小結(jié)：從圖11圖12電鍍切片分析，其填孔、通孔孔型良好，Dimple在4 μm ～ 5 μm間，疊孔層間對(duì)準(zhǔn)度良好。

表4 電鍍參數(shù)

表5 面銅參數(shù)及均勻性

3.5 50.8 μm/50.8 μm線路補(bǔ)償?shù)恼{(diào)試導(dǎo)入

線路形狀轉(zhuǎn)移到干膜后把銅箔上多余銅用蝕刻液蝕刻掉，但是由于水坑效應(yīng)的發(fā)生，在線路垂直方向的蝕刻液濃度不一樣，導(dǎo)致線路產(chǎn)生側(cè)蝕，若按正常比例設(shè)計(jì)線路進(jìn)行圖形轉(zhuǎn)移，實(shí)際線路線寬要比設(shè)計(jì)時(shí)小，如圖13，對(duì)線路阻抗特性要求高的電路，其阻抗發(fā)生變化導(dǎo)致的阻抗特性不匹配將直接影響電信號(hào)傳輸?shù)目煽啃浴?/p>

一般線路板都有530 mm×610 mm大小，在DES生產(chǎn)時(shí)藥水不停的噴淋，在線路板中部殘留的藥水要比四周的多而在表面形成水池效應(yīng)，此時(shí)板中間的藥水流動(dòng)性差，藥水的交換反應(yīng)較慢，新鮮的藥水不能即時(shí)補(bǔ)充，會(huì)阻隔后續(xù)藥水的蝕刻效果，造成蝕刻均勻性不足，短路、毛邊過(guò)大等異常等品質(zhì)問(wèn)題。為消除板內(nèi)的水滯效應(yīng)，在電路板上利用SET空間的間距，鉆3.0 mm的溢流孔使電路板在蝕刻時(shí)加速板中間的藥水交換，消除水池效應(yīng)，改善蝕刻效果。

因廠內(nèi)未制作過(guò)50 μm線路，故對(duì)線路補(bǔ)償方面無(wú)參考數(shù)據(jù)，在項(xiàng)目制作前期，設(shè)計(jì)50 μm線路模塊的不同補(bǔ)償值(含獨(dú)立、密集、縱向、橫向布線），并模擬電鍍后的銅厚（25 μm），LDI（激光直接成像）曝光蝕刻后對(duì)線寬進(jìn)行量測(cè)分析，確定了50 μm/50 μm線路的最佳補(bǔ)償值，如表6。

4 試驗(yàn)數(shù)據(jù)結(jié)果

4.1 L1-L8各線路層別制作情況及線寬CPK數(shù)據(jù)

小結(jié)：從L1-L8各線路層各層線路情況看，線路之作情況良好，CPK在1.06～1.45之間。

圖13 線路補(bǔ)償對(duì)線路蝕刻的效果

圖14 各線路層別制作情況及線寬CPK數(shù)據(jù)

表6 各區(qū)域補(bǔ)償值

備注：①線間距大于0.1 mm定義為空曠區(qū)；②如果影響到時(shí)最小線間距則采用單邊補(bǔ)償或者移線；③BGA排線定義為三根線（含）以上；④BGA兩根線情況下，按排線邊緣線規(guī)補(bǔ)償；⑤同條線路有密集與稀疏部分需分開(kāi)按密集與獨(dú)立線路做特殊補(bǔ)償；⑥BGA中間環(huán)50 μm/50 μm單線補(bǔ)償時(shí)如果出現(xiàn)線到PAD距離不足，則以線寬優(yōu)先。

以上為初步補(bǔ)償規(guī)則，50 μm/50 μm線路采用動(dòng)態(tài)補(bǔ)償，以實(shí)際生產(chǎn)狀況可作調(diào)整。

4.2 AOI線路良率及測(cè)試良率分析

線路各站良率分析（圖15）。

圖15 線路各站良率推移圖

測(cè)試良率分析：測(cè)試報(bào)廢缺陷主要為原報(bào)與內(nèi)開(kāi)二項(xiàng)，另防焊噴涂不良報(bào)廢8set。

測(cè)試缺陷柏拉圖分析（圖16）。

圖16 測(cè)試不良柏拉圖

備注：測(cè)試報(bào)廢缺陷主要為原報(bào)與內(nèi)開(kāi)二項(xiàng)，另防焊噴涂不良報(bào)廢8set。

內(nèi)開(kāi)共29set占總報(bào)廢36%，切片分析主要為埋孔孔破占80%；線路刮傷撞斷占20%。切片F(xiàn)A分析見(jiàn)圖17。

圖17 內(nèi)開(kāi)FA切片圖

小結(jié)：從線路制作情況看，因各站的面銅均較好的管控在50.8 μm/50.8 μm線制作的要求范圍內(nèi)，故能良好的咬蝕出全部50 μm/50 μm線路，AOI直行率達(dá)到85%以上，測(cè)試良率81.1%，良率還有待提升和改善。

5 結(jié)論

50 μm/50 μm精細(xì)線路HDI板屬電路板高端產(chǎn)品，通過(guò)此次技術(shù)研發(fā)測(cè)試，在線路解析度、蝕刻均勻性控制、面銅均勻性控制、線路補(bǔ)償?shù)确矫嫒〉昧藙?chuàng)新性技術(shù)突破，線路總良率達(dá)到85%以上，測(cè)試良率達(dá)到81.09%；己完全具備生產(chǎn)50 μm/50 μm精細(xì)線路的條件。