張妍 石蕊 趙宇杰 梁曄

摘 要：本文對EDA技術和傳統(tǒng)電子設計的設計方法和流程進行比較研究，依據(jù)以上兩種設計方法，設計了十二進制加法計數(shù)器電路，通過實例得出EDA技術在電路設計過程中具有設計周期短、電路系統(tǒng)硬件構(gòu)成靈活和修改簡單方便等優(yōu)勢。

關鍵詞：EDA；電子設計

1 引言

傳統(tǒng)的設計方法多采用自底向上的設計方法，自頂向下的的設計方法是一種低效、低可靠性、費時費力且成本高昂的設計手段。隨著微電子技術發(fā)展，借助于DEA設計工具，可以自動地實現(xiàn)從高層次到低層次的轉(zhuǎn)換，使自頂向下的設計過程得以實現(xiàn)。

2 傳統(tǒng)設計方法設計十二進制加法計數(shù)器

2.1 設計框圖

在本設計中，十二進制同步加法計數(shù)器用四個CP下降沿觸發(fā)的JK觸發(fā)器實現(xiàn)，其中有相應的跳變，即跳過了1011 1100 1110 1111四個狀態(tài)，這在狀態(tài)轉(zhuǎn)換圖1中可以清晰地顯示出來。

選擇四個時鐘脈沖下降沿觸發(fā)的JK觸發(fā)器，因要使用同步電路，所以時鐘方程應該為 。

2.2 求狀態(tài)方程

由所示狀態(tài)圖可直接根據(jù)電路次態(tài) 的卡諾圖得到相應的狀態(tài)方程。

2.3 求驅(qū)動方程

用狀態(tài)方程與特性方程做比較，可得對應驅(qū)動方程。

2.4 畫邏輯電路圖

根據(jù)所選用的觸發(fā)器，便可以畫出由四個JK觸發(fā)器構(gòu)成的簡易邏輯電路圖，如圖2。

3 EDA電路設計十二進加法制計數(shù)器

十二進制加法計數(shù)器的工作原理是指當時鐘信號clk的上升沿到來時，且復位信號clr低電平有效時，就把計數(shù)器的狀態(tài)清0。在clr復位信號無效（即此時高電平有效）的前提下，當clk的上升沿到來時，如果計數(shù)器原態(tài)是11，計數(shù)器回到0態(tài)，否則計數(shù)器的狀態(tài)將加1。通過VHDL語言編寫源程序，并對程序在Quartus II6.0進行仿真得到圖3所示結(jié)果。

從上面所舉的例子可以得到以下的結(jié)論：若以傳統(tǒng)的方法來設計，需要用一塊萬能板將芯片固定，在布線的時候用線將各個引腳連起來。如果出現(xiàn)錯誤，還得將原來的設計拆掉再次焊接測試，再檢查，如此反反復復的進行，這樣就增長了設計的時間周期。這樣既花費了大量的時間，也耗費了大量的勞動力。

若以QuartusII軟件設計，完成設計描述后用VHDL來編寫代碼十二進制計數(shù)器的代碼，通過編譯器進行排錯編譯。若出現(xiàn)錯誤，只須在計算機上檢查代碼是否有誤，或邏輯關系是否正確?？梢院苋菀椎貙λM行修改，來適應不同規(guī)模的應用。并且這些設計只是在電腦上進行，如果調(diào)試時出現(xiàn)錯誤，只需要在電腦上進行改動。這樣就可以避免在板上進行測試不對又拆而造成器件損壞的浪費。采用EDA軟件的優(yōu)點是其與工藝的無關性。這使得工程師在功能設計、邏輯驗證階段，可以不必過多考慮門級邏輯實現(xiàn)的具體細節(jié)，只需要利用系統(tǒng)設計時對芯片的要求，施加不同的約束條件，即可設計出實際電路。

4 結(jié)束語

通過設計十二進制加法計數(shù)器可以看出EDA與傳統(tǒng)電子設計相比較具有以下優(yōu)點：先進的設計理念和設計流程；設計輸入方式改進；電路系統(tǒng)硬件構(gòu)成更加靈活；設計可重復利用；EDA技術使擁有自主知識產(chǎn)權成為可能；縮短了設計周期。

[參考文獻]

[1]潘松，黃繼業(yè).EDA技術實用教程.北京：科學出版社.2002.

[2]盧杰，賴毅.VHDL與數(shù)字電路設計.北京：科學出版社.2001.