李 海，王 怡，鄧智友

（電子科技大學(xué)成都學(xué)院 四川 成都 611731）

復(fù)雜可編程邏輯器件（CPLD）是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路[1]。它在現(xiàn)代數(shù)字通信系統(tǒng)中，其作用還是相當(dāng)重要的。由于其編程靈活、設(shè)計開發(fā)周期短與先進的開發(fā)工具等特點使得對整個系統(tǒng)的設(shè)計調(diào)試周期大大縮短。而且對基帶信號和整個系統(tǒng)的控制也能處理的很好。Altera公司推出的MAX II系列芯片EPM240T100C5是一款性價比很高的CPLD芯片。共有240個邏輯單元，192個等效宏單元，內(nèi)置8192bit的Flash，80個I/O口，低功耗[2]，能滿足大部分設(shè)計的需要。

數(shù)字光端機具有傳輸信號質(zhì)量高，沒有模擬調(diào)頻、調(diào)相、調(diào)幅光端機多路信號同傳時交調(diào)干擾嚴重、容易受環(huán)境干擾影響、傳輸質(zhì)量低劣、長期工作穩(wěn)定性差的缺點。它是將多路模擬基帶的視頻、音頻、數(shù)據(jù)進行高分辨率數(shù)字化，形成高速數(shù)字流，然后將多路數(shù)字流進行復(fù)用[3]，通過發(fā)射光端機進行發(fā)射，然后通過另一端的接收光端機進行接收，解復(fù)用，恢復(fù)成各路數(shù)字化信號，再通過數(shù)字模擬變換，恢復(fù)成模擬視頻、音頻、數(shù)據(jù)信號。本文實現(xiàn)了基于CPLD的無壓縮2路視頻傳輸，2路音頻傳輸和一路反向數(shù)據(jù)傳輸?shù)臄?shù)字光端機設(shè)計。

1 系統(tǒng)結(jié)構(gòu)與工作原理

數(shù)字光端機的發(fā)射端工作原理：首先對視頻圖像信號（PAL/NTSC制式）和音頻信號進行采集，轉(zhuǎn)換為低速模擬信號。然后系統(tǒng)將2路無壓縮視頻信號和2路音頻信號進行高分辨率的數(shù)字化，形成高速數(shù)字流，然后將多路數(shù)字流通過CPLD器件，運用Verilog HDL語言和時分復(fù)用的思想，實現(xiàn)正向數(shù)據(jù)的一次復(fù)接。最后將復(fù)接后的并行數(shù)據(jù)通過串化器轉(zhuǎn)換為LVDS（低壓差分信號）[4]，形成高速差分信號后，通過光電一體模塊進行發(fā)送。如果正常發(fā)送，則將通道信號燈點亮，否則，說明傳輸不正常。以及接收傳輸過來的數(shù)據(jù)信號，進行曼徹斯特解碼操作后，發(fā)送到相應(yīng)的接收器件上，觀察結(jié)果。

數(shù)字光端機的接收端工作原理：首先進行數(shù)據(jù)的接收。然后按照時分復(fù)用的發(fā)送規(guī)則解復(fù)用，分別得到各自的數(shù)據(jù)。最后再經(jīng)過數(shù)模轉(zhuǎn)換，電平轉(zhuǎn)換恢復(fù)成模擬視頻，音頻信號。發(fā)送到各自相應(yīng)的器件上，觀察結(jié)果。如果能正常接收及轉(zhuǎn)換，則將相應(yīng)通道信號燈點亮，否則，說明輸出不正常。以及將一路數(shù)據(jù)信號進行曼徹斯特編碼，并發(fā)送到光電一體模塊上進行發(fā)送。

圖1 數(shù)字光端機發(fā)送端Fig.1 Sender of digital optical transceiver

圖2 數(shù)字光端機接收端Fig.2 Receiver of the digital optical transceiver

2 系統(tǒng)模塊設(shè)計與實現(xiàn)

數(shù)字光端機包括以下幾個模塊：視頻模塊、音頻模塊、數(shù)據(jù)模塊、并串/串并轉(zhuǎn)換模塊、光電一體模塊等。

2.1 視頻模塊

數(shù)字光端機發(fā)射端視頻模塊實現(xiàn)的功能是將攝像頭采集到的低速模擬信號進行放大、濾波、鉗位、并模數(shù)轉(zhuǎn)換，為CPLD提供可用于一次復(fù)接的數(shù)字信號。數(shù)字光端機接收端視頻模塊實現(xiàn)的功能是將CPLD二次解復(fù)用的數(shù)字信號進行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換為模擬信號后再進行放大，發(fā)送到監(jiān)控設(shè)備上。

模數(shù)轉(zhuǎn)換部分采用ANALOG DEVICES公司的A/D轉(zhuǎn)換芯片AD9280。它是一個單電源供電，8-bit，32MSPS采樣速率的單片集成電路。并是集采樣、保持、放大和電壓參考于一體的模數(shù)轉(zhuǎn)換器。內(nèi)置鉗位功能，但由于SGM9123具有鉗位功能，則AD9280的Clamp引腳接地。由SGM9123輸入的模擬視頻信號所產(chǎn)生的8位并行數(shù)據(jù)，不經(jīng)過編碼和壓縮等處理，直接送入CPLD芯片進行時分復(fù)用處理。

數(shù)模轉(zhuǎn)換部分采用ANALOG DEVICES公司的D/A轉(zhuǎn)換芯片AD9708。它的采樣速率高達125MSPS，是8位并行數(shù)據(jù)輸入，差分電流輸出，高輸出阻抗的數(shù)模轉(zhuǎn)換器。將經(jīng)過D/A轉(zhuǎn)換后產(chǎn)生的差分電流，進行緩沖放大等操作后，即可送入監(jiān)控設(shè)備查看結(jié)果。這里進行的放大等操作所使用的芯片還是SGM9123。詳細操作，請參照上述說明。視頻模塊總體設(shè)計，可參考圖3。

2.2 音頻模塊

圖3 視頻模塊流程圖Fig.3 Flow chart the video module

音頻模塊使用的是運算放大器芯片MAX4477。它是具有寬頻帶，低噪聲，低失真，軌對軌輸出，和支持單電源供電（2.7~5 V）等特性的運算放大器。

模數(shù)轉(zhuǎn)換部分采用的是音頻A/D轉(zhuǎn)換芯片CS5340。它是一個5階多位Delta-Sigma調(diào)制器，3.3~5 V電壓供電，支持取樣頻率從32~192 kHz，是24位雙通道立體聲ADC。

數(shù)模轉(zhuǎn)換部分采用Cirrus Logic公司的音頻D/A轉(zhuǎn)換芯片CS4334。它是完整的立體聲DAC系統(tǒng)，包含插值，1-bit D/A轉(zhuǎn)換和輸出模擬濾波。它具有5 V單電源供電，片上數(shù)字去加重，24位轉(zhuǎn)換和支持所用主流音頻數(shù)據(jù)接口格式的特性。

放大模塊部分采用雙音頻運算放大器芯片LM833。它具有低噪聲，高速和寬頻帶等特性。它放大傳輸過來的模擬音頻信號，并輸送到相應(yīng)的設(shè)備中，并觀察結(jié)果。

2.3 數(shù)據(jù)模塊

本設(shè)計的發(fā)射端和接收端都采用的是德州儀器（TI）公司推出的RS-485數(shù)據(jù)總線半雙工收發(fā)器件SN65HVD3082E。它具有5 V電源供電，符合TIA/EIA-485A標準，傳輸速率最高位200 Kbps，低靜態(tài)功耗，總線引腳ESD（靜電釋放）保護高達15 kV等特點。數(shù)據(jù)模塊的設(shè)計，其流程圖為圖5所示。

圖4 數(shù)據(jù)模塊流程圖Fig.4 Flow chart the data module

由于該路數(shù)據(jù)的最高傳輸速率僅為200 kb/s，而光纖本身是類似帶通的通道，不像雙絞線或低通信道，所以直接傳輸?shù)退俾实臄?shù)據(jù)信號會造成很多誤碼，是不可取的，所以本設(shè)計采用了曼徹斯特編解碼技術(shù)[5]。它是將時鐘和數(shù)據(jù)包含在數(shù)據(jù)流中，在傳輸代碼信息的同時，也將時鐘同步信號一起傳輸?shù)綄Ψ剑课痪幋a中有一跳變，不存在直流分量，因此具有自同步能力和良好的抗干擾性能，適合光纖傳輸。曼徹斯特編碼實現(xiàn)，可參考以下代碼[6]：

其仿真結(jié)果為圖5所示。

圖5 二進制數(shù)據(jù)10101010的曼徹斯特編碼Fig.5 Manchester encoded binary data 10101010

2.4 并串/串并模塊

數(shù)字光端機發(fā)射端串化模塊實現(xiàn)的功能是，在經(jīng)過視頻和音頻信號進行一次復(fù)用后，輸出10位并行數(shù)據(jù)。必須再經(jīng)過串化操作，將10位并行數(shù)據(jù)通過高分辨率的數(shù)字化形成高速數(shù)字流，輸入到光電一體模塊進行電光轉(zhuǎn)換后，再通過光纖進行傳輸。數(shù)字光端機接收端解串模塊實現(xiàn)的功能是，首先對傳輸過來的高速差分信號，進行解串操作，即一次分接。之后，變成CPLD可識別的低速數(shù)字信號。然后再根據(jù)發(fā)射端時分復(fù)用的規(guī)則來解復(fù)用，即二次分接。之后，分離出視頻、音頻信號，并將其傳送到相應(yīng)的監(jiān)控設(shè)備上。

串化器能將輸入的10位并行數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時鐘的高速差分數(shù)據(jù)流，再通過光電一體模塊轉(zhuǎn)換為光信號并通過光纖發(fā)送到對端。解串器在與串化器同步后，能重建并行時鐘，并將并串轉(zhuǎn)換后的數(shù)據(jù)傳送給CPLD芯片進行處理。如果是處于隨機鎖定同步模式下，解串器還能工作在Open-Loop應(yīng)用下和有能力支持帶電熱插拔。光端機接收端對數(shù)據(jù)分接部分的處理，可參考以下代碼：

2.5 光電一體模塊

本模塊主要實現(xiàn)的功能是，在發(fā)射端完成對信號的串化操作后，將高速數(shù)字差分信號轉(zhuǎn)換為光信號，并通過光纖發(fā)送到對端。而接收端是，接收來自光纖傳輸過來的信號，將其轉(zhuǎn)換為數(shù)字信號，以便進行解串操作等進一步處理。本設(shè)計采用的是1.25 G/84 M 1X9 Transceiver，單模單纖雙向光電收發(fā)一體模塊。它可以通過單纖實現(xiàn)雙向傳輸[7]，1.25G為視頻、音頻信號傳輸，84 M為反向數(shù)據(jù)傳輸。通過3.3 V/5 V供電，傳輸波長為1310/1550。

3 測試分析

本次設(shè)計，首先測試了各個模塊是否能正常工作。包含音視頻數(shù)據(jù)和反向數(shù)據(jù)是否能正常傳輸，發(fā)送是否穩(wěn)定，發(fā)送頻率是否符合要求等方面。經(jīng)測試分析后，視頻帶寬為8 MHz；反向數(shù)據(jù)傳輸速率最高可達到200 kbps；傳輸距離最高可達20 km，1.25 G/84 M的傳輸速率；滿足設(shè)計需求。最后顯示的結(jié)果如圖6所示，證明數(shù)據(jù)能正常發(fā)送且穩(wěn)定，圖像清晰。

圖6 調(diào)試結(jié)果Fig.6 Debugging results

4 結(jié)束語

本次遠程監(jiān)控系統(tǒng)的設(shè)計與研制，實現(xiàn)了各個監(jiān)控點和總監(jiān)控室的信號遠程傳輸。保證了信號實時傳輸、穩(wěn)定顯示以及畫面聲音質(zhì)量清晰等功能。還能將各個監(jiān)控點采集到的視頻和音頻信號通過采集卡存儲下來。該設(shè)備簡單，成本低，便于維護且抗干擾能力強，因此本系統(tǒng)具有較好的實驗效果和市場應(yīng)用價值。

[1]億特科技.CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計與產(chǎn)品開發(fā)[M].北京:人民郵電出版社，2005.

[2]劉延飛，郭鎖利.基于Altera FPGA/CPLD的電子系統(tǒng)設(shè)計及工程實踐[M].北京：人民郵電出版社，2009

[3]生安財，孟克.基于CPLD的數(shù)字光端機的設(shè)計與實現(xiàn)[J].應(yīng)用科技，2007（11）:43-45.SHENGAn-cai，MENG Ke， Design and realization of digital optical terminal based on CPLD[J].Applied Science and Tenology，2007（11）:43-45.

[4]童子權(quán)，白錦玲.LVDS傳輸技術(shù)在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用[J].國外電子測量技術(shù)，2009，2（28）:59-61.TONG Zi-quan，BAI Jing-ling， Application of the LVDS transmission technology to high-speed data acquisition system[J].Foreign Electronic Measurement Technology，2009，2（28）:59-61.

[5]舒平平，王小軍.基于FPGA的曼徹斯特編碼DSG的設(shè)計與實現(xiàn)[J].實驗科學(xué)與技術(shù)，2012，8（4）:6-8.SHU Ping-ping，WANG Xiao-jun.Design and implementation of manchester encoding DSG based on FPGA[J].Experiment Science and Tenology，2012，8（4）:6-8.

[6]杜慧敏.基于Verilog的FPGA設(shè)計基[M].西安：西安電子科技大學(xué)出版社，2006.

[7]楊海彬，方挺.基于CPLD的四路數(shù)字視頻光端機的設(shè)計[J].電子技術(shù)，2012（12）:88-90.YANG Hai-bin，F(xiàn)ANG Ting.Design of four channel digital video optical transceiver based on CPLD[J].Electronic Technology，2012（12）:88-90.