胡云峰　李斌　吳朝暉

(1.華南理工大學(xué) 電子與信息學(xué)院, 廣東 廣州 510640; 2.電子科技大學(xué)中山學(xué)院, 廣東 中山 528402)

應(yīng)用于SAR ADC的高能效電容陣列DAC*

胡云峰1,2李斌1?吳朝暉1

(1.華南理工大學(xué) 電子與信息學(xué)院, 廣東 廣州 510640; 2.電子科技大學(xué)中山學(xué)院, 廣東 中山 528402)

摘要：電容陣列數(shù)模轉(zhuǎn)換器(DAC)是逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)的主要能耗來源之一.為降低電容陣列DAC的能耗,提出了一種高能效電容陣列DAC結(jié)構(gòu),該結(jié)構(gòu)電容陣列中各電容單元通過開關(guān)依次連接.在前兩次比較周期中,由于采用了頂板采樣和電壓移位技術(shù),電容陣列DAC沒有產(chǎn)生能耗;在之后的比較周期中,由于采用電荷共享和電壓單調(diào)降低技術(shù),電容陣列DAC產(chǎn)生了很少的能耗.仿真結(jié)果表明,相比于傳統(tǒng)的電容陣列DAC結(jié)構(gòu),文中提出的高能效電容陣列DAC結(jié)構(gòu)可降低99.22%的能耗,節(jié)省75%的面積.

關(guān)鍵詞：逐次逼近寄存器;模數(shù)轉(zhuǎn)換;電容陣列DAC;高能效

近年來,逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)因其能耗低而廣泛應(yīng)用于植入式、便攜式和穿戴式電子設(shè)備[1-8].SAR ADC由電容陣列DAC、比較器和逐次逼近開關(guān)控制器3部分組成,其中電容陣列DAC和比較器是SAR ADC能耗的主要來源[9].到目前為止,已有不少可減少電容陣列DAC能耗的結(jié)構(gòu)[9-15],與傳統(tǒng)的電容陣列DAC結(jié)構(gòu)相比,電荷回收結(jié)構(gòu)[9]、電荷共享結(jié)構(gòu)[9]、電容分裂結(jié)構(gòu)[9]、分裂結(jié)合結(jié)構(gòu)[10]、單調(diào)結(jié)構(gòu)[11]、共模電壓結(jié)構(gòu)[12]、三電平結(jié)構(gòu)[13]、共模電壓單調(diào)(VMS)結(jié)構(gòu)[14]、混合電容(HCS)結(jié)構(gòu)[15]的能耗分別降低了12.52%、24.99%、37.48%、74.96%、81.26%、87.52%、96.89%、97.66%和98.84%.為進(jìn)一步降低電容陣列DAC的能耗,文中提出了一種高能效電容陣列DAC結(jié)構(gòu),并對該結(jié)構(gòu)的能耗進(jìn)行了分析.

1高能效電容陣列DAC結(jié)構(gòu)

文中設(shè)計的8位差分SAR ADC的高能效電容陣列DAC結(jié)構(gòu)如圖1所示,該電容陣列DAC由同相電容陣列和反相電容陣列組成,同相電容陣列和反相電容陣列分別包含7個電容單元,從右到左編號依次為1-7,其中分別包含1、1、1、2、3、4、5個子電容,總電容值分別為C、C、2C、4C、8C、16C和32C,第2個電容單元至第7個電容單元之間依次通過開關(guān)連接.各電容單元的頂板通過開關(guān)依次連接到外部信號輸入端和比較器輸入端之間,底板通過開關(guān)選擇連接共模電壓Vcm或參考電壓Vref或地.

2高能效電容陣列DAC工作流程

圖2為N位高能效電容陣列DAC工作流程圖,具體工作步驟如下.

圖1　高能效電容陣列DAC結(jié)構(gòu)圖Fig.1　Architecture of energy-efficient capacitor array DAC

圖2　N位高能效電容陣列DAC工作流程圖Fig.2　Flowchart of N-bit energy-efficient capacitor array DAC

(1)

2)第1次比較.比較器對同相輸入端和反相輸入端的保持信號進(jìn)行比較,輸出第1次比較結(jié)果D[1].

3)第2次比較.根據(jù)第1次比較結(jié)果D[1],若D[1]=1,則反相電容陣列中所有電容單元的底板接入?yún)⒖茧妷?比較器輸入端信號為

(2)

若D[1]=0,則同相電容陣列中所有電容單元的底板接入?yún)⒖茧妷?比較器輸入端信號為

(3)

將電容陣列中所有電容單元的內(nèi)部開關(guān)斷開,比較器對同相輸入端和反相輸入端的信號大小進(jìn)行比較,輸出第2次比較結(jié)果D[2].

4)第3次比較.根據(jù)第1和第2次的比較結(jié)果,若D[1]D[2]=11,則同相電容陣列第2個電容單元的子電容的底板接入地,比較器輸入端信號為

(4)

若D[1]D[2]=10,則反相電容陣列第2個電容單元的子電容的底板接入共模電壓,比較器輸入端信號為

(5)

若D[1]D[2]=01,則同相電容陣列第2個電容單元的子電容的底板接入共模電壓,比較器輸入端信號如式(4)所示.

若D[1]D[2]=00,則反相電容陣列第2個電容單元的子電容的底板接入地,比較器輸入端信號如式(5)所示.

比較器對同相輸入端和反相輸入端的信號大小進(jìn)行比較,輸出第3次比較結(jié)果D[3].

5)第i次比較.根據(jù)第1、第2和第i-1次比較結(jié)果D[i-1],若D[1]D[2]=11且D[i-1]=1,則同相電容陣列第i-1個電容單元的第1個子電容的底板接入地,比較器輸入端信號為

(6)

若D[1]D[2]=11且D[i-1]=0,則所有電容單元的第1個子電容的底板接入電壓保持不變,比較器輸入端信號為

(7)

若D[1]D[2]=10且D[i-1]=1,則所有電容單元的第1個子電容的底板接入電壓保持不變,比較器輸入端信號為

(8)

若D[1]D[2]=10且D[i-1]=0,則反相電容陣列第i-1個電容單元的第1個子電容的底板接入共模電壓,比較器輸入端信號調(diào)整為

(9)

若D[1]D[2]=01且D[i-1]=1,則同相電容陣列第i-1個電容單元的第1個子電容的底板接入共模電壓,比較器輸入端信號如式(6)所示.

若D[1]D[2]=01且D[i-1]=0,則所有電容單元的第1個子電容的底板接入電壓保持不變,比較器輸入端信號如式(7)所示.

若D[1]D[2]=00且D[i-1]=1,則所有電容單元的第1個子電容的底板接入電壓保持不變,比較器輸入端信號如式(8)所示.

若D[1]D[2]=00且D[i-1]=0,則反相電容陣列第i-1個電容單元的第1個子電容的底板接入地,比較器輸入端信號如式(9)所示.

將同相電容陣列第i-1個電容單元和反相電容陣列第i-1個電容單元的內(nèi)部開關(guān)閉合,比較器對同相輸入端和反相輸入端的信號大小進(jìn)行比較,輸出第i次比較結(jié)果D[i],其中4≤i≤N.

6)i=i+1,返回步驟5),直到輸出第N次比較結(jié)果D[N]為止.

圖3給出了兩種4位電容陣列DAC輸出碼為1101時DAC的輸出電壓變化情況.如圖所示,相比于傳統(tǒng)結(jié)構(gòu),高能效電容陣列DAC每次只有一個電容陣列輸出電壓調(diào)整.

圖3　電容陣列DAC的輸出電壓波形Fig.3　Output voltage waveforms of capacitor array DAC

3高能效電容陣列DAC的能耗分析

4位高能效電容陣列DAC的轉(zhuǎn)換過程如圖4所示,在進(jìn)行第1次比較時,由于采用頂板采樣技術(shù)[11],輸入信號直接連接至比較器輸入端,因此不需要對比較器輸入端電壓進(jìn)行調(diào)整,電容陣列沒有產(chǎn)生能耗, E1=0.

在進(jìn)行第2次比較時,由于采用電壓移位技術(shù)[13],電壓較小的比較器輸入端連接的電容陣列上所有電容底板的連接電壓都切換到參考電壓Vref,因此,電壓較小的輸入端電壓提高Vref/2,但沒有發(fā)生電容充、放電情況,故第2次比較電容陣列沒有產(chǎn)生能耗, E2=0.相比于傳統(tǒng)結(jié)構(gòu),高能效電容陣列DAC節(jié)省了兩個最高位比較能耗.

在進(jìn)行第3次比較時,由于采用電壓單調(diào)降低技術(shù)[11],電壓較大的比較器輸入端連接的電容陣列第2個電容單元的電容底板的連接電壓降低Vref/2,此時只有第1、第2個電容單元的電容參與轉(zhuǎn)換,故能耗相比傳統(tǒng)結(jié)構(gòu)顯著降低.

圖4　4位高能效電容陣列DAC的轉(zhuǎn)換過程圖Fig.4　Switching procedure of 4-bit energy-efficient capacitor array DAC

對于A轉(zhuǎn)換,比較器反相輸入端電壓沒有發(fā)生變化,反向電容陣列電容沒有產(chǎn)生能耗,同相電容陣列第2個電容單元接地,沒有產(chǎn)生能耗,因此只有同相電容陣列的第1個電容單元產(chǎn)生了能耗,參考文獻(xiàn)[9]的能耗計算方法:電容能耗可由電容兩端電壓差的變化來表示,A的轉(zhuǎn)換能耗為

E3(A)=CVcm{[Vcm-V+(3)]-[Vcm-V+(2)]}

(10)

由式(4)有V+(3)-V+(2)=-Vref/4,式(10)可整理為

(11)

在進(jìn)行第4次比較時,第3個電容單元的電容底板接入電壓調(diào)整有兩種情況:接入電壓保持不變、接入電壓降低Vref/2,分別屬于電荷共享技術(shù)[10]、電壓單調(diào)降低技術(shù)[11],這兩種技術(shù)都能降低電容陣列DAC的能耗.

對于A1轉(zhuǎn)換,由于電壓調(diào)整采用電壓單調(diào)降低技術(shù),同相電容陣列第3個電容單元的電容接入電壓轉(zhuǎn)為接地,沒有產(chǎn)生能耗,因此只有同相電容陣列的第1個電容單元產(chǎn)生了能耗,A1的轉(zhuǎn)換能耗為

E4(A1)=CVcm{[Vcm-V+(4)]-[Vcm-V+(3)]}

(12)

由式(6)有V+(4)-V+(3)=-Vref/8,式(12)可整理為

(13)

對于A2轉(zhuǎn)換,由于電壓調(diào)整采用電荷共享技術(shù),同相電容陣列第3個電容單元的電容接入電壓保持接Vcm不變,因此同相電容陣列的第1、第3個電容單元都產(chǎn)生了能耗,A2的轉(zhuǎn)換能耗為

E4(A2)=CVcm{[Vcm-V+(4)]-[Vcm-V+(3)]}+

2CVcm{[Vcm-V+(4)]-[Vcm-V+(2)]}

(14)

由式(7)有V+(4)-V+(3)=Vref/8,由式(4)和式(7)有V+(4)-V+(2)=-Vref/8,式(14)可整理為

(15)

在進(jìn)行第i次比較時,轉(zhuǎn)換能耗為

(16)

由于第1和第2次比較沒有產(chǎn)生能耗,因此一個采樣周期的電容陣列轉(zhuǎn)換能耗為第3到第N次比較的轉(zhuǎn)換能耗之和,即

Ecycle(D[1]D[2]…D[N])=

(17)

N位SAR ADC的輸出碼有2N種情況,將所有輸出碼的電容陣列轉(zhuǎn)換能耗取平均即為平均能耗,即

(18)

在Matlab中進(jìn)行仿真,幾種10位電容陣列DAC結(jié)構(gòu)的平均能耗如表1所示,轉(zhuǎn)換能量隨輸出碼的變化如圖5所示,平均能耗隨位數(shù)的變化如圖6所示.從表1可知,高能效電容陣列DAC的平均能耗均比現(xiàn)有結(jié)構(gòu)低,比傳統(tǒng)結(jié)構(gòu)減少了99.22%.

圖5　幾種10位電容陣列DAC的能耗隨輸出碼的變化情況Fig.5　Changes of energy consumption of several 10-bit capacitive array DACs with output codes

從圖5可知,高能效電容陣列DAC所有情況輸出碼的電容陣列轉(zhuǎn)換能耗都比其他結(jié)構(gòu)小.從圖6可知,幾種結(jié)構(gòu)的平均能耗隨著位數(shù)的增加而增加,高能效電容陣列DAC的平均能耗增加率比其他結(jié)構(gòu)小.

表1　幾種10位電容陣列DAC的轉(zhuǎn)換能耗和面積減少率比較Table 1　Comparison of conversion energy consumption and area reduction for several 10-bit capacitive array DAC

4結(jié)論

文中提出了一種應(yīng)用于SAR ADC的高能效電容陣列DAC,在前兩次比較轉(zhuǎn)換中由于采用頂板采樣和電壓移位技術(shù),故電容陣列DAC沒有產(chǎn)生能耗;從第3次比較轉(zhuǎn)換起因采用了電荷共享和電壓單調(diào)降低技術(shù),故能耗相對其他結(jié)構(gòu)顯著降低.仿真結(jié)果表明,相比于傳統(tǒng)結(jié)構(gòu),文中提出的高能效電容陣列DAC能耗降低了99.22%.該高能效電容陣列DAC能有效降低SAR ADC的整體功耗,可應(yīng)用于植入式、便攜式和穿戴式電子設(shè)備.

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High Energy-Efficient Capacitor Array DAC for SAR ADC

HuYun-feng1,2LiBin1WuZhao-hui1

(1. School of Electronic and Information Engineering, South China University of Technology, Guangzhou 510640, Guangdong,

China; 2. Zhongshan Institute, University of Electronic Science and Technology of China, Zhongshan528402, Guangdong, China)

Abstract:Capacitor array digital-to-analogue converter (DAC) is one of the main energy consumption sources of successive approximation register analogue-to-digital converter (SAR ADC). In order to reduce the energy consumption of capacitor array DAC, this paper proposes a high energy-efficient capacitor array DAC structure. In the structure, each capacitor part is connected in turn through a switch. In the first two comparison cycles, owing to the top-plate sampling technique and the level shift technique, there is no switching energy consumption in the capacitor array DAC; in the rest of comparison cycles from the third to the nth, owing to the charge sharing technique and the voltage monotonic down technique, there exists a low switching energy consumption in the capacitor array DAC. Simulation results show that, in comparison with the traditional capacitor array DAC structure, the proposed structure can decrease the energy consumption by 99.22% and reduce the number of capacitors by 75%.

Key words:successive approximation register; analog to digital conversion; capacitor array DAC; high energy-efficiency

中圖分類號：TN432

doi:10.3969/j.issn.1000-565X.2015.09.008

作者簡介：胡云峰(1982-),男,在職博士生,電子科技大學(xué)中山學(xué)院講師,主要從事逐次逼近型模數(shù)轉(zhuǎn)換器研究.E-mail: shanhuyf@163.com?通信作者： 李斌(1967-)，女，教授，博士生導(dǎo)師,主要從事半導(dǎo)體器件與模擬集成電路研究.E-mail: phlibin@scut.edu.cn

*基金項目：國家自然科學(xué)基金資助項目(60976026);國家自然科學(xué)基金面上項目(61571196)

收稿日期：2015-03-17

文章編號：1000-565X(2015)09-0047-07

Foundation items： Supported by the National Natural Science Foundation of China(60976026)and the General Program of the National Natural Science Foundation of China(61571196)