陳　娟，竺興妹，段倩妮(.南京工程高等職業(yè)學校電子工程系，南京35; .南京航空航天大學電子信息工程學院，南京006)

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面向三維集成電路版圖設(shè)計的EDA插件研究*

陳娟1*，竺興妹1，段倩妮2
(1.南京工程高等職業(yè)學校電子工程系，南京211135; 2.南京航空航天大學電子信息工程學院，南京210016)

摘要:為了更好的滿足工程師在三維集成電路設(shè)計中的需要，基于SKILL語言，對業(yè)界主流版圖設(shè)計工具Cadence Virtuoso進行二次開發(fā)，開發(fā)出能輔助三維集成電路設(shè)計的EDA插件。該EDA插件主要包括3種功能:自動對齊，自動打孔和三維可視化技術(shù)。最終在三維集成電路的背景下設(shè)計兩個并聯(lián)的反相器以驗證算法功能。實驗表明，該EDA插件能夠滿足三維集成電路設(shè)計的需求，簡化三維集成電路版圖設(shè)計的過程，具有很好的易用性。

關(guān)鍵詞:三維集成電路;插件; SKILL;硅穿孔;版圖設(shè)計

隨著晶體管加工工藝的不斷進步，按比例縮小集成電路的發(fā)展思路已經(jīng)接近極限，面臨的問題有:(1)未來系統(tǒng)需要集成多種非電子元件，如射頻、光/光電、執(zhí)行器、MSMS等; (2)互聯(lián)線延遲對電路性能影響的比例不斷提升［1］。正是這一系列的嚴峻挑戰(zhàn)促使了“More Than Moore”定律的發(fā)展與應(yīng)用［2－3］。國際半導體技術(shù)藍圖宣稱三維集成電路是達到更高晶體管集成密度的關(guān)鍵技術(shù)之一［4］。該項技術(shù)可以在芯片面積不變的前提下進一步提升芯片的集成度。此外，三維集成電路更注重系統(tǒng)集成和各種工藝的兼容性，這有利于提升微電子系統(tǒng)的性能［5－7］。但是，現(xiàn)階段的EDA軟件如Cadence等僅僅支持三維集成電路版圖的設(shè)計規(guī)則檢查(DRC)、版圖原理圖檢查(LVS)和版圖仿真，沒有覆蓋整個三維集成電路設(shè)計流程，造成了目前工程師設(shè)計三維集成電路時過程復(fù)雜，且容易出錯［8］。

為了更好的滿足工程師在三維集成電路設(shè)計中的需要，本文在下面第1部分研究了三維集成電路的物理實現(xiàn)流程，并在第2部分內(nèi)容中基于現(xiàn)有三維集成電路版圖設(shè)計流程的問題，構(gòu)建三維集成電路的設(shè)計流程;第3部分基于SKILL語言［9－11］，對Cadence Virtuoso進行二次開發(fā)，開發(fā)出能輔助三維集成電路設(shè)計的EDA插件。第4部分設(shè)計了一個設(shè)計實例對算法功能進行了驗證。

1　三維集成電路的物理實現(xiàn)流程

三維集成電路被定義為一種系統(tǒng)級集成結(jié)構(gòu)，在這一結(jié)構(gòu)中，多層平面器件被堆疊起來，并經(jīng)由硅穿孔TSV(Through Si Via)在Z方向連接起來［12］。為制造這樣的疊層結(jié)構(gòu)，TSV制作、層減薄技術(shù)、對準和鍵合技術(shù)是三維集成電路制造的3大關(guān)鍵技術(shù)。

TSV制作:Z軸互連是穿透襯底(硅或者其他半導體材料)的連接，TSV的尺寸取決于TSV的高度，TSV的高度越高，TSV的尺寸越大; TSV可堆棧多片芯片，其設(shè)計概念來自于印刷電路板，在芯片鉆出小洞(制程又可分為先鉆孔以及后鉆孔兩種)，從底部填充入金屬，硅晶圓上以刻蝕或鐳射方式鉆孔，再以導電材料如銅、多晶硅、鎢等物質(zhì)填滿。

層減薄技術(shù):初步應(yīng)用需減薄到大約75 μm～50 μm，而在將來需減薄到約25 μm～1 μm。

對準和鍵合技術(shù):芯片與晶圓(D2W)之間，或者晶圓與晶圓(W2W)之間，將TSV對準并鍵合。

基于上述關(guān)鍵技術(shù)，三維集成電路的物理實現(xiàn)流程根據(jù)鉆孔的次序，分為先鉆孔流程和后鉆孔流程。

先鉆孔流程包括如下步驟:

(1)基于光刻，摻雜和刻蝕工藝實現(xiàn)第1層集成電路的晶體管及其相應(yīng)金屬層。

(2)生長第2層集成電路的襯底。

(3)通過TSV制作工藝，生成第1層和第2層集成電路之間的TSV。

(4)再基于光刻，摻雜和刻蝕工藝生長第2層集成電路的晶體管及其相應(yīng)金屬層。

由于工藝水平的限制，上述流程中的第2步驟并不成熟，因此先鉆孔流程的三維集成電路良片率較低。目前三維集成電路的物理實現(xiàn)主要依賴第2種后鉆孔流程，其流程包括如下步驟:

(1)基于光刻，摻雜和刻蝕工藝分別實現(xiàn)第1層和第2層集成電路的晶體管及其相應(yīng)金屬層。

(2)基于層減薄技術(shù)減薄第2層集成電路的襯底。

(3)通過TSV制作工藝，生成第1層和第2層集成電路之間的TSV。

(4)對第2層集成電路中的TSV上方進行淀積絕緣層。

2　三維集成電路(IC)版圖設(shè)計流程

2.1三維IC版圖特點

由第2章介紹可知，三維集成電路可以視作由若干層二維集成電路組成，這些二維集成電路在Z軸方向上通過TSV工藝進行連接。因此三維集成電路的版圖可以視為若干個二維集成電路版圖的集合。值得指出的是，三維集成電路中的多層二維集成電路彼此之間存在電氣連接關(guān)系;即使沒有電氣連接，也會因為彼此臨近，會對相鄰的電路性能產(chǎn)生影響。因此，三維集成電路的版圖設(shè)計過程相對于二維集成電路版圖設(shè)計過程，會更加復(fù)雜。

2.2現(xiàn)有三維IC版圖設(shè)計流程的問題

由于三維集成電路中的多層二維集成電路彼此之間存在電氣連接關(guān)系，因此在二維集成電路設(shè)計EDA工具Cadence Virtuoso中實現(xiàn)上述步驟，主要存在的問題有:

(1)三維集成電路版圖中，各層之間的相對位置必須非常精確，絲毫不差。

(2)各層集成電路對相鄰層的電路會有性能影響，因此在布局時需要考慮彼此的位置和方向。

(3)三維集成電路設(shè)計中，各層之間需要增加TSV過孔。而各層電路存放于不同的CellView中，對于一個TSV，需要手動分別在兩個不同CellView中增加TSV，且要保證TSV的位置嚴格對應(yīng)。

2.3本文提出的三維IC版圖設(shè)計流程

為了解決上述問題，本文結(jié)合二維集成電路設(shè)計流程，提出一種適合三維集成電路的版圖設(shè)計過程。其設(shè)計過程包括如下步驟:

(1)實現(xiàn)基本單元版圖。新建不同的CellView文件，實現(xiàn)版圖所需的基本單元版圖。

(2)布局。通過調(diào)用單元電路，根據(jù)設(shè)計需求，使這些單元分布在三維集成電路版圖中。在布局過程中，往往需要綜合考慮上下層電路彼此之間的關(guān)系。

(3)布線。通過對這些單元進行連線，對于不同層的金屬連線還需要增加TSV，使其成為一個完整的三維集成電路的版圖。在布線過程中，需要在相連的兩層版圖中都要打上TSV，并且兩者位置需要完全吻合對應(yīng)。

3　本文提出的三維IC版圖插件設(shè)計

在2.3節(jié)所述的三維集成電路設(shè)計流程中，步驟(1)內(nèi)容是和二維集成電路版圖設(shè)計內(nèi)容完全一致。但是步驟2和步驟3的內(nèi)容是三維集成電路版圖設(shè)計中特有的。為了方便設(shè)計者在步驟2和步驟3中的版圖設(shè)計，本文提出一種EDA插件。該插件包括3種功能:自動對齊，自動打孔和三維可視化。

以在三維集成電路工藝環(huán)境下設(shè)計兩個并聯(lián)的反相器為例，其步驟主要有如下3步。

(1)在兩個版圖文件上分別畫上兩個反相器的版圖。

(2)擺放反相器的位置。這期間，可以通過三維可視化觀察各層電路版圖的相對位置。

(3)在相鄰層之間繪制TSV時，只要在一層中繪制TSV，運行自動打孔功能后，插件會在相鄰層對應(yīng)的位置繪制TSV。

(4)在繪制版圖過程中，若移動了其中一層版圖。為使另一層版圖與之依舊對齊，可以運行自動對齊功能的腳本完成移動另一層版圖的功能。當完成自動對齊功能后，還可以運行可視化功能，觀察腳本是否運行正確。

3.1自動對齊

自動對齊是當三維集成電路版圖中的任意層版圖被移動后，運行該腳本，相鄰版圖會對應(yīng)移動，使得相鄰版圖的相對距離不變，以保證相鄰版圖之間的TSV連接正確。

為實現(xiàn)上述功能，本文提出的自動對齊算法首先在相鄰版圖之間尋找對應(yīng)點，一般取有電氣連接關(guān)系的TSV作為對應(yīng)點;然后通過對應(yīng)點，分別讀取相鄰版圖的位置，計算相鄰版圖的坐標偏移量;最后根據(jù)計算的坐標偏移量，移動相鄰版圖實現(xiàn)對齊。

圖1中用兩個長方形標識相鄰的版圖1和版圖2。如圖所示，版圖2中內(nèi)部任意點移動到版圖1中相應(yīng)點位置，其在X軸方向上的移動距離、Y軸上的移動距離，與版圖邊框上點移到對應(yīng)點的移動距離是完全一致的。因此，若將版圖2移動到版圖1的位置，只需要計算出相鄰版圖對應(yīng)點在X軸和Y軸的偏移量。

圖1　自動對齊核心算法說明圖

因此，通過對對應(yīng)點的提取可以得到點A的坐標(a，b)，同樣的可以得到點B的坐標(c，d)。

基于式(1)和式(2)，可得到移動版圖2到版圖1所需的偏移量，然后調(diào)用系統(tǒng)自帶函數(shù)即可移動版圖2中的所有圖形。

3.2自動打孔

TSV是相鄰層電氣連接的橋梁，若相鄰層的TSV位置錯位，則會對電路性能帶來致命影響。例如，若相鄰版圖的TSV只有部分對齊，會導致TSV的電阻增大。如果兩層版圖的TSV完全分離，這會導致相鄰版圖沒有電氣連接關(guān)系，是完全錯誤的打孔。

為避免繪錯TSV的位置，本文提出自動打孔功能。當在一層版圖上繪制TSV后，運行自動打孔功能后，會在相鄰版圖上繪制對應(yīng)的TSV版圖，其算法流程如圖2所示。

圖2　自動打孔算法流程圖

3.3三維可視化

為了方便對比相鄰版圖之間的關(guān)系，同時省去電路設(shè)計時的麻煩，本文設(shè)計了三維可視化功能。設(shè)計者可以通過該功能在任意層版圖中觀察相鄰版圖的情況。

可延續(xù)的抽象規(guī)則與制度理念組成高校制度文化的第三層面——價值觀念層，它是在高校的長期發(fā)展過程中，因為高校全員的習慣、經(jīng)驗、知識積累等自然形成的，是高校精神文化的核心，反映并決定著高校的集體意志與價值取向。由于這種價值觀念已形成了相對穩(wěn)定的影響力且這種影響力具有延伸性和擴展性，其便具有了作為“制度”的“強制性”，在一定程度上引導、校正高校物質(zhì)文化和精神文化的價值變遷。

三維可視化由兩個模塊組成:可視化模塊和刪除虛擬版圖模塊。例如，當需要在版圖1中觀察版圖2的相對位置時，可以運行可視化模塊;對比完后，再運行刪除虛擬版圖模塊，刪除可視化模塊產(chǎn)生的供觀察用的虛擬版圖，具體的算法和調(diào)用流程如圖3所示。

圖3　三維可視化技術(shù)部分流程圖

4　設(shè)計實例

為驗證所提插件的正確性和實用性，本文在三維集成電路工藝背景下設(shè)計了兩個并聯(lián)的反相器。在設(shè)計實例中，這兩個反相器分別被命名為反相器1和反相器2，并且在三維集成電路中分別處于兩個相鄰版圖中。本文針對反相器1和反相器2版圖，依次運行自動對齊、自動打孔和三維可視化腳本，并通過觀察運行結(jié)果判斷腳本的準確性。

4.1自動對齊

圖4所示的是自動對齊實例圖。如圖4(a)所示，分別繪制了反相器1和反相器2版圖。當運行腳本后，反相器2版圖被整體移動和反相器1版圖重合，對齊后的版圖效果如圖4(b)所示。

圖4　反相器實例圖

4.2自動打孔

圖5所示是自動打孔功能運行后的示意圖。為了方便觀察自動打孔的效果，反相器1和反相器2版圖被手動分開。如圖5所示，反相器1和反相器2的TSV位置分別和版圖其他圖形的相對關(guān)系是完全一致的，說明自動打孔的功能是正確的。

圖5　自動打孔實例圖

4.3三維可視化

圖6　三維可視化實例圖

5　總結(jié)

為了更好的滿足工程師在三維集成電路版圖設(shè)計中的需要，本文基于業(yè)界主流二維集成電路版圖設(shè)計工具Cadence Virtuoso，構(gòu)建三維集成電路的版圖設(shè)計流程;并基于SKILL語言，對Cadence Virtuoso進行二次開發(fā)，開發(fā)出能輔助三維集成電路版圖設(shè)計的EDA插件。該EDA插件主要包括3種功能:自動對齊，自動打孔和三維可視化技術(shù)。為了驗證該EDA插件在三維集成電路設(shè)計中的易用性和實用性，本文在三維集成電路工藝背景下設(shè)計兩個并聯(lián)的反相器。實驗表明，該EDA插件簡化了三維集成電路版圖設(shè)計過程，具有很好的易用性。

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陳　娟(1983－)，女，漢，江蘇丹陽，南京工程高等職業(yè)學校電子工程系講師，電路與系統(tǒng)，cherry_c_j@163.com;

段倩妮(1990－)，女，漢，江蘇常州，南京航空航天大學研究生，集成電路設(shè)計，qianniduan@163.com。

竺興妹(1975－)，女，漢，江蘇南京，南京高等職業(yè)學校電子工程系副教授，電氣自動化及其自動化技術(shù)，472036640 @qq.com;

A System-Level Post-Simulation Verification Platform for Mixed-Signal SoC*

HU Xiaogang1，ZHAO Linna1，YU Zhiguo1*，WEI Jinghe2，GU Xiaofeng1
(1.Key Laboratory of Advanced Process Control for Light Industry(Ministry of Education)，Department of Electronic Engineering，Jiangnan University，Wuxi Jiangsu 214122，China;
2.The 58th Research Institute of China Electronics Technology Group Corp，Wuxi Jiangsu 214035，China)

Abstract:Regarding the problem of slow post-simulation speed of the large-scale mixed-signal System-on-Chip (SoC)，a system-level post-simulation verification platform for mixed-signal SoC is proposed.Based on the traditional Verilog-cdl post-simulation verification platform and popular EDA tools，the proposed platform utilizes a Verilog-cdl-Verilog simulation method in which the modules with long simulation time are replaced by the Verilog ones.As a result，the verification process is obviously fastened.The design flow of the simulation platform is described in details，including the verification environment setup，the system script design and the mixed-signal simulation interface design.The instruction set simulation based on the verification platform is tested and verified.The results indicate that the verification platform is feasible and reliable，which can shorten the developing period of large-scale mixed-signal SoC.

Key words:mixed signal SoC; post-simulation; Verilog-cdl-Verilog; verification platform

doi:EEACC:257010.3969/j.issn.1005－9490.2015.04.008

收稿日期:2014－10－17修改日期:2014－11－11

中圖分類號:TN402

文獻標識碼:A

文章編號:1005－9490(2015)04－0749－05

項目來源:國家自然科學基金項目(61106029)