趙 信，俞思辰，閔 昊，王 飆，黃永勤

（上海高性能集成電路設(shè)計中心，上海210000）

1 引言

由于全數(shù)字鎖相環(huán)ADPLL（All Digital PLL）擁有較高的集成度、靈活的配置性、快速的工藝可移植性以及不遜于模擬鎖相環(huán)的相位噪聲特性，可以解決模擬電路中電壓裕度不足、無源器件面積過大、抗噪聲能力不強、鎖定速度慢以及工藝的不可移植等瓶頸問題，所以從ADPLL 提出之日起，就受到了廣泛的關(guān)注和研究。

目前業(yè)內(nèi)所提到的ADPLL 的數(shù)控振蕩器通常采用LC振蕩器設(shè)計，并未實現(xiàn)一個完全數(shù)字化的設(shè)計，主要原因在于完全數(shù)字電路設(shè)計的DCO（Digital Control Oscillator）的最小調(diào)整精度不高，導(dǎo)致量化噪聲比較大。但是，隨著工藝的提高，單個反相器的延時已經(jīng)減小到10皮秒以內(nèi)，那么數(shù)控振蕩器（DCO）數(shù)字量化噪聲變得可以接受。受益于工藝的進步，全數(shù)字鎖相環(huán)的抖動性能理論上可以控制在一個反相器的最小延時以內(nèi)（即10ps以內(nèi)）。

現(xiàn)今，基本的ADPLL系統(tǒng)結(jié)構(gòu)基本可分為四種：（1）Staszewski R B 等人［1］（TI公司）在ISSCC 2004上發(fā)表的系統(tǒng)結(jié)構(gòu)；（2）Perrott M H 等人［2］（MIT）在JSSC 2008 上 發(fā) 表 的 系 統(tǒng) 結(jié) 構(gòu)；（3）Chang H H 等人［3］（MTK 公司）在ISSCC 2008上發(fā)表的系統(tǒng)結(jié)構(gòu)；（4）Rylyakov A V 等人［4］（IBM公司）在ISSCC 2008上發(fā)表的系統(tǒng)結(jié)構(gòu)。

這四種ADPLL 系統(tǒng)結(jié)構(gòu)都能很容易地實現(xiàn)分數(shù)分頻，后面提出的ADPLL結(jié)構(gòu)大多在此四種結(jié)構(gòu)的基礎(chǔ)上加以改進。但是，以上結(jié)構(gòu)都包含部分模擬電路，沒有實現(xiàn)完全意義上的全數(shù)字設(shè)計。本文將基于Staszewski R B提出的結(jié)構(gòu)進行改進，提出一款全新的全數(shù)字鎖相環(huán)，該結(jié)構(gòu)全部采用標(biāo)準(zhǔn)單元進行設(shè)計，可使用EDA 工具進行綜合實現(xiàn)。該結(jié)構(gòu)具有設(shè)計周期短、工藝可移植能力強和抗噪聲能力強等優(yōu)點，而且抖動性能可達ps級別。

2 全數(shù)字鎖相環(huán)結(jié)構(gòu)

如圖1所示，整個ADPLL系統(tǒng)環(huán)路主要包含有Reference Phase Accumulator、Variable Phase Accumulator、TDC（Time to Digital Converter）、Retiming FREF、DCO Period Normalization、Phase Detector、Loop Filter、DCO Gain Normalization、Sigma－Delta Modulator和DCO。而在環(huán)路之外，還包含有Presetting OTW＿C 和Adaptive Lock and Unlock Controller等環(huán)路控制模塊。

整個ADPLL的系統(tǒng)時鐘CKR 是由Retiming FREF模塊產(chǎn)生的，該模塊有兩個作用，一是產(chǎn)生同步時鐘CKR，另外一個是采用一定機制避免時鐘的亞穩(wěn)態(tài)。

在整個環(huán)路當(dāng)中，Reference Phase Accumulator 和Variable Phase Accumulator 將 分 別 對FREF和CKV（DCO 的輸出）的整數(shù)部分相位進行累加（一個CKV 周期為一個單位相位），Reference Phase Accumulator在每個FREF 周期累加FCW，F(xiàn)CW 即為倍頻的倍數(shù)，Variable Phase Accumulator在每個CKV 周期累加1。FREF 與CKV 之間的小數(shù)部分相位差則由TDC 和DCO Period Normalization 來估算。TDC 的輸出不能以整數(shù)的形式直接給DCO 使用，因為時間分辨率是一個可變的參數(shù)，必須通過DCO Period Normalization來歸一化，轉(zhuǎn)化為相位誤差之后給PD使 用。PD 將Reference Phase Accumulator 和Variable Phase Accumulator的計數(shù)值相減，然后與TDC 的輸出相加，便得到了FREF 和CKV 的相位差。相位差通過Loop Filter濾波，PLL 一般分為兩個階段，捕獲階段和鎖定階段，捕獲階段為了加快捕獲，要求PLL的帶寬大，但是會損失噪聲性能，進入鎖定階段后，要求PLL 的帶寬小，噪聲性能好，為了保證不同階段的無縫對接，在設(shè)計Loop Filter時采用了Gear Shifting技術(shù)，保證增益的一致性。為了得到更好的噪聲性能和精確的頻率響應(yīng)特性，這里在精調(diào)階段使用了IIR 濾波器。

DCO Gain Normalization是為了消除PVT 對環(huán)路增益的影響，通過DCO 增益估計技術(shù)，使得DCO 和DCO Gain Normalization整體增益為一個常數(shù)，這樣便抵消了PVT 變化對DCO 增益的影響。Sigma－Delta Modulator用來減少小數(shù)部分的spurs，但是會增加噪聲。

Figure 1 ADPLL structure圖1 ADPLL結(jié)構(gòu)

而在環(huán)路之外，ADPLL 的整個鎖定過程（從粗調(diào)到精調(diào)的過程）以及失鎖過程都將由Adaptive Lock and Unlock Controller模塊進行自動檢測并加以控制；另外，由于此次設(shè)計的DCO 粗調(diào)模式擁有常數(shù)KDCO特性，因此可以通過Presetting OTW＿C 模塊來預(yù)先設(shè)定DCO 粗調(diào)模式的控制位，從而加速ADPLL的粗調(diào)鎖定過程。

此系統(tǒng)架構(gòu)與Staszewski R B 所提出的ADPLL架構(gòu)非常類似，它們的不同之處在于：（1）DCO Gain Normalization只被應(yīng)用在精調(diào)（Tracking Mode）模式下。這主要是由于在粗調(diào)模式的鎖定過程中，DCO Gain Normalization并不能解決由較大的頻率動態(tài)范圍（1.5GHz至2.5GHz）所引起的穩(wěn)定性問題。另外，在鎖相環(huán)直接相位調(diào)制的應(yīng)用中，粗調(diào)模式下的KDCO也并不需要被精確估計。（2）在環(huán)路之外，加入了Adaptive Lock and Unlock Controller模塊，此模塊將自動檢測Phase Detector模塊輸出的Phase Error以及Loop Filter模塊輸出的NTW（Normalized Tuning Word）信號，從而自動控制ADPLL的鎖定以及失鎖的過程。

該結(jié)構(gòu)基于數(shù)字標(biāo)準(zhǔn)單元庫實現(xiàn)了ADPLL的可綜合設(shè)計，解決了納米工藝下模擬電路的一系列瓶頸問題，而且可以達到和模擬電路相近的抖動和噪聲性能。

3 頻域相應(yīng)建模

根據(jù)圖1 所示的系統(tǒng)架構(gòu)，圖2 則給出了II型高階ADPLL在相位域（Phase Domain）的模型。

一般情況下，ADPLL 的環(huán)路帶寬fC都會小于1/10的參考時鐘周期，因此ADPLL 系統(tǒng)在通常情況下可以近似為一個連續(xù)時間系統(tǒng)，即可以利用s域的線性模型近似代替z域模型來表征ADPLL的傳輸特性。由圖2可得ADPLL 的開環(huán)傳輸函數(shù)為：

其中，fR為基準(zhǔn)信號的頻率，α、ρ和λi為環(huán)路濾波器和IIR 濾波器的參數(shù)（三者都為2k形式，其中k為整數(shù)，故只需左右移位即可實現(xiàn)乘法功能），2π×KDCO為DCO 的增益，fIIR（s）則為IIR 濾波器在s域中的傳輸函數(shù)。再根據(jù)圖2 和式（1）可得ADPLL輸入到輸出的閉環(huán)傳輸函數(shù)為：

在使用模擬技術(shù)時，PLL 可實現(xiàn)的最大階數(shù)為3，受PVT 的影響，使得高階系統(tǒng)穩(wěn)定性變差。但是用數(shù)字電路實現(xiàn)時不存在這種限制，可以實現(xiàn)高階的電路來有效地減小噪聲和提高頻率響應(yīng)精度。因為數(shù)字實現(xiàn)的環(huán)路濾波器對于不同工藝的可測試性、健壯性和可移植性更好。通常在粗調(diào)模式鎖定過程中，IIR 濾波器并不需要開啟（不需要考慮在鎖定過程中ADPLL 輸出信號的相位噪聲），因此可以進一步將式（3）改寫成經(jīng)典的兩極點系統(tǒng)的傳輸函數(shù)：

其中，ωn為本征頻率，ζ為阻尼因子，兩者的表達式分別為：

根據(jù)式（3）～式（6），圖3給出了ADPLL開環(huán)傳輸函數(shù)在特定ζ（約為0.707 1）不同環(huán)路參數(shù)α和ρ條件下的幅頻響應(yīng)曲線。

可以看出當(dāng)α＝1/128，ρ＝1/32768，λ1～λ3＝1/8，λ4＝1/16 時，相位裕度為47.8，增益裕度為18.6dB，有較好的穩(wěn)定性能。

4 噪聲分析

Figure 2 Model of s domain圖2 s域建模

Figure 3 Open loop amplitude－frequency response curves of the ADPLL圖3 ADPLL開環(huán)幅頻曲線

除了需要研究ADPLL 輸入基準(zhǔn)FREF 到輸出的傳輸特性之外，還需要進一步研究ADPLL 系統(tǒng)中各個噪聲源到輸出的傳輸函數(shù)，從而能夠有效地估算出整個系統(tǒng)輸出的相位噪聲。如圖4所示，在整個ADPLL的s域線性模型中，一共包含四個噪聲源。其中Hn，R為基準(zhǔn)信號FREF 的相位噪聲；Hn，TDC為TDC 電 路 的 輸 出 量 化 噪 聲；Hn，ΣΔ為ΣΔ 調(diào)制器的輸出量化噪聲；Hn，DCO則包含了DCO的量化噪聲以及DCO 的相位噪聲。

Figure 4 Noise model of the ADPLL圖4 ADPLL的噪聲模型

對于Hn，R，其到輸出的傳輸函數(shù)如同式（3）；對于Hn，TDC，其到輸出的傳輸函數(shù)如式（7）所示，所對應(yīng)的幅頻響應(yīng)曲線則如圖5 所示，可以看出TDC具有低通特性。

對于Hn，ΣΔ，其到輸出的傳輸函數(shù)如式（8）所示，所對應(yīng)的幅頻響應(yīng)曲線則如圖5所示，可以看出sigma－delta具有帶通特性。

最后，對于Hn，DCO，其到輸出的傳輸函數(shù)如式（9）所示，所對應(yīng)的幅頻響應(yīng)曲線則如圖5所示，可以看出DCO 具有高通特性。

從圖5 中可以清晰地看出，當(dāng)環(huán)路帶寬很大時，由于TDC 的量化噪聲到輸出是低通特性，因此系統(tǒng)總的輸出噪聲主要來源于TDC（這里假設(shè)FREF的相位噪聲非常好，對系統(tǒng)總的輸出噪聲影響不大）；而當(dāng)環(huán)路帶寬很小時，由于DCO 的量化噪聲和相位噪聲到輸出為高通特性，因此系統(tǒng)總輸出噪聲的主要來源則變?yōu)镈CO 的噪聲；另外，由于ΣΔ 調(diào)制器的量化噪聲到輸出是帶通特性，因此應(yīng)該合理地選定調(diào)制器的Dithering 頻率以及ADPLL的環(huán)路帶寬，從而使ADPLL 輸出信號的相位噪聲達到所需要的指標(biāo)要求。

Figure 5 Transmission curves圖5 各部分傳輸曲線

從圖6 中可以看出（假定DCO 輸出頻率為2GHz），首 先，由 于TDC 的 精 度 較 高（10ps 左右），因此其量化噪聲對于輸出噪聲的貢獻很小；其次，由于ΣΔ 調(diào)制器的存在，DCO 的頻率精度變得很高，因此DCO 的量化噪聲對于輸出相位噪聲的貢獻也很小。再者，由于環(huán)路帶寬較小（fC＝424kHz），因此在低頻處（即環(huán)路帶寬內(nèi)）輸出相位噪聲主要來源于TDC 和DCO 共同的貢獻，而在高頻處輸出相位噪聲則都來源于DCO 自身的貢獻；最后，正如前面所分析的那樣，ΣΔ 調(diào)制器的量化噪聲會使輸出相位噪聲在高頻處抬高（在200 MHz左右），正因為ΣΔ調(diào)制器的Dithering頻率為250MHz以及DCO 固有的一階低通特性，才使其量化噪聲在高頻處對于輸出相位噪聲的貢獻變的較小。

Figure 6 Impact of ADPLL elements on phase noise output圖6 ADPLL各個模塊對于輸出相位噪聲的貢獻

5 時域仿真

使用Simulink 對ADPLL 的時序進行仿真，ADPLL 的鎖定分為Acquisition 和Tracking 兩步，Acquisition的調(diào)節(jié)精度為10ps，Tracking 調(diào)節(jié)精度為2ps。Acquisition調(diào)節(jié)是通過調(diào)整DCO中反相器的級數(shù)實現(xiàn)的，Tracking 是通過調(diào)節(jié)某一級反相器的負載實現(xiàn)。

DCO 的Simulink建模如下：

TDCO＝KAcqNTWAcq＋KTraNTWTra

其中，NTWAcq為相位誤差的整數(shù)部分，NTWTra為相位誤差的小數(shù)部分，KAcq為Acquisition階段的調(diào)整精度10ps，KTra為Tracking階段的調(diào)整精度2ps。

時域仿真波形如圖7和圖8所示，從時域仿真圖上可以看出，基于該結(jié)構(gòu)的全數(shù)字鎖相環(huán)的穩(wěn)定性很好，鎖定狀態(tài)下jitter就是精調(diào)的最小分辨率2ps。所以，理論上全數(shù)字鎖相環(huán)的抖動性能可以做到與DCO 的最小調(diào)節(jié)精度一致。

Figure 7 NTW value of time－domain simulation圖7 NTW 時域仿真值

Figure 8 DCO period of time－domain simulation圖8 DCO 周期時域仿真值

6 結(jié)束語

本文提出了一款改進型的全數(shù)字鎖相環(huán)結(jié)構(gòu)，完全采用標(biāo)準(zhǔn)單元庫設(shè)計，可使用EDA工具綜合實現(xiàn)，具有設(shè)計周期短、可移植性強和穩(wěn)定性好等優(yōu)點。通過頻域建模的方式對系統(tǒng)穩(wěn)定性和噪聲性能進行了分析，最后通過時域仿真的方法證明了該系統(tǒng)的功能正確性，實驗表明該結(jié)構(gòu)的抖動性能可以達到DCO的最小調(diào)節(jié)精度。下一步工作重點將設(shè)計一款高精度的DCO，實現(xiàn)最小調(diào)節(jié)精度為2ps。

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