祝美英 彭江英 辜潤秋 劉海琴 伍芷嫻

摘 要：數(shù)字信號系統(tǒng)在數(shù)字電子電路等許多領(lǐng)域中的應(yīng)用十分廣泛，設(shè)計FIR濾波器時雖然需要的階數(shù)較高，成本高，但它具有很好的線性相位特性，穩(wěn)定性好，而且信號延遲可以容易調(diào)節(jié)。文章以FIR數(shù)字濾波器的原理結(jié)構(gòu)為基礎(chǔ)，先對FIR數(shù)字濾波器進(jìn)行系數(shù)設(shè)置，進(jìn)一步借助Quartus II，將整個FIR數(shù)字濾波器分為：寄存器、加法器、減法器、乘法器四個模塊。在對各個模塊進(jìn)行仿真得出的結(jié)果符合設(shè)計要求的前提下，再對FIR數(shù)字濾波器的整體電路進(jìn)行仿真。

關(guān)鍵詞：FIR數(shù)字濾波器；現(xiàn)場可編程門陣列（FPGA）；Quartus II；硬件描述語言（VHDL）

1 概述

數(shù)字濾波器具有很好的幅度和線性相位特性，在幅度和線性上對信號處理有嚴(yán)格的要求，因此數(shù)字濾波器可以做到模擬濾波器所無法克服的溫度漂移、電壓漂移和噪聲等問題[1]，利用數(shù)字濾波器處理信號時就能做得更完美。比如可以降低信號的噪聲、提高信噪比以及可以對信號得頻譜進(jìn)行分析等。

硬件實現(xiàn)的設(shè)計方法有以下三種：（1）使用單片通用數(shù)字濾波器集成電路實現(xiàn)（2）采用 DSP 器件實現(xiàn)（3）采用可編程邏輯器件（如DSP、ASIC、FPGA 等）實現(xiàn)。DSP 因為要按順序依次執(zhí)行所涉及的各個部分，而降低它的設(shè)計速度；用ASIC 方法設(shè)計時需要的成本又較高；基于FPGA的設(shè)計能較好地避免DSP和ASIC設(shè)計的缺點；并且利用 FPGA設(shè)計DSP 系統(tǒng)時，同時具備 DSP 芯片的靈活性和實時性，此外，F(xiàn)PGA 在許多數(shù)字信號處理領(lǐng)域中獲得了成功的應(yīng)用[2]。所以用FPGA 實現(xiàn)數(shù)字濾波是一個較好的選擇。利用硬件描述語言（VHDL）采用自頂向下的數(shù)字系統(tǒng)設(shè)計方法，分別給出濾波器的各模塊結(jié)構(gòu)，并對各模塊扮演的功能以及數(shù)字濾波器的關(guān)鍵部分進(jìn)行了描述。最后在Altera公司推出的QuartusII8.0軟件平臺上，利用Cyclone系列器件對設(shè)計進(jìn)行綜合和仿真，并得出相應(yīng)的結(jié)果。

2 FIR數(shù)字濾波器的原理結(jié)構(gòu)

數(shù)字濾波器主要是完成數(shù)字信號濾波處理的功能，用有限精度算法實現(xiàn)的離散時間線性非時變系統(tǒng)[3]。數(shù)字濾波器的濾波功能是通過選定特定頻率范圍來實現(xiàn)的，其他范圍外的頻率信號（如噪聲）將被濾除，所以可以通過數(shù)字濾波器減少對有用信號的干擾。

FIR數(shù)字濾波器由于具有線性相位響應(yīng)的特性，所以在處理信號時可以避免相位失真的負(fù)面的影響，保持信號的完整性，從而得到較好的波形輸出。而線性相位體現(xiàn)在時域中僅僅是h（n）在時間上的延遲，這個特點在圖像信號處理、數(shù)據(jù)傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的[4]。所以，F(xiàn)IR濾波器的線性相位特性在數(shù)字信號處理過程中帶來了很大的好處。

FIR數(shù)字濾波器是一個線性時不變系統(tǒng)（LTI），N階FIR數(shù)字濾波器可以用傳輸函數(shù)H（z）來描述[5]：

（1）

時域中，輸入輸出關(guān)系表示為：

（2）

其中，x（n）和y（n）分別是輸入和輸出序列。

在設(shè)計FIR數(shù)字濾波器時，乘法運算次數(shù)較多。在電路實現(xiàn)中，要用到較多的乘法器。當(dāng)一個FIR 濾波器具有線性相位響應(yīng)時，它的脈沖響應(yīng)具有某種對稱條件，在這種情況下，這種對稱關(guān)系可以把FIR數(shù)字濾波器設(shè)計時相乘運算的次數(shù)減少二分之一，從而減少乘法器的個數(shù)[6]。為了突出線性相位濾波器的優(yōu)點，先來看一下直接型的FIR數(shù)字濾波器的結(jié)構(gòu)。（圖1）

當(dāng)沖擊響應(yīng)滿足下列條件時： （3）

對n階濾波器，當(dāng)n為偶數(shù)時，乘法器的個數(shù)為n/2個；當(dāng)n為奇數(shù)時，乘法器的個數(shù)為（n+1）/2個。N階線性相位的因果FIR數(shù)字濾波器的單位沖激響應(yīng)可用對稱沖激響應(yīng)

（4）

或者反對稱沖激響應(yīng)

（5）

進(jìn)行描述。

3 FIR濾波器的設(shè)計分析

文章在QuartusⅡ下用VHDL編寫濾波器的設(shè)計程序，這種方法的優(yōu)點在于比較靈活、易于修改。設(shè)計好之后還可以再利用，只需對它的系數(shù)、階數(shù)等參數(shù)進(jìn)行修改即可成為任意階的濾波器[7]。濾波器的系數(shù)通過MATLAB得到。因此，可以采用以下方法，先在MATLAB中用Filter Design計算出系數(shù)，再進(jìn)行VHDL語言編程設(shè)計FIR數(shù)字濾波器。所以在用硬件描述語言對其進(jìn)行描述時，先根據(jù)所要設(shè)計的濾波器階數(shù)的要求，選擇 MATLAB 中的窗函數(shù)——比較常用的是矩形窗，Bartlet窗，Hanning窗，Hamming窗，Kaiser窗——來求得濾波器的系數(shù)，并編寫相應(yīng)的程序來檢驗所求得的系數(shù)是否符合最終的要求，以此來縮短設(shè)計周期，減少工作量，提高設(shè)計成功率。

3.1 FIR濾波器參數(shù)設(shè)置

FIR濾波器參數(shù)設(shè)置采用窗函數(shù)法（window）并在filter order中填入16，窗口類型為Kaiser，beta為0.5，F(xiàn)s為48kHz，F(xiàn)c為10.8kHz。

FIR濾波器幅頻與相頻特性的比較如圖2所示。

圖2 FIR濾波器幅頻與相頻響應(yīng)

3.2 分析得出濾波器系數(shù)

采用MATLAB中的FDATool分析得出為17階FIR濾波器的系數(shù)，以FDATool分析計算出來的數(shù)據(jù)是有符號的小數(shù)。所以，要進(jìn)行量化處理，以使FIR數(shù)字濾波器的系數(shù)為整數(shù)。對FIR濾波器的系數(shù)進(jìn)行量化調(diào)整，整數(shù)化后的系數(shù)如下：為[-12 -18 13 29 -13 -52 14 162 242 162 14 -52 -13 29 13 -18 -12]。

4 數(shù)字濾波器的設(shè)計及仿真

4.1 FIR數(shù)字濾波器的各模塊設(shè)計與仿真分析

設(shè)計的FIR濾波器模塊電路設(shè)計包括寄存器、加法器、減法器、乘法器四個模塊[8]。

四個模塊在Quartus II平臺上進(jìn)行仿真無誤后，再將各個模塊按照FIR濾波器的原理將各模塊連接起來。得到FIR濾波器的整體電路如圖3所示，其整體電路基本與其原理圖類似。

4.2 FIR濾波器整體電路（圖3）

4.3 FIR濾波器整體電路仿真結(jié)果

4.3.1 輸出信號仿真值

任意設(shè)定輸入信號為：X=[54，0，0，0，22，0，0，0，54，0，0，0，22，0，

0，0，54，0，0，0，22，0，0，0，54，0，0，0，22，0，0，0]。仿真結(jié)果如圖4所示。

4.3.2 輸出信號理論值

，由此式可得輸出信號的理論值。

圖4 FIR濾波器整體電路仿真結(jié)果

當(dāng)仿真通過并符合性能要求后，將程序下載到外圍硬件中，完成FIR數(shù)字濾波器的設(shè)計。

4.4 仿真值與理論值的結(jié)果比較

圖4 FIR濾波器整體電路仿真結(jié)果可以讀出結(jié)果，其結(jié)果見表1。通過比較可知，仿真結(jié)果與輸出信號理論值基本相吻合，符合設(shè)計要求。

5 結(jié)束語

文章主要通過系統(tǒng)地介紹數(shù)字濾波器，而核心部件FPGA選用高密度、靈活性好的AIXERA公司生產(chǎn)的Cyclone系列EP1C20F400

C8芯片，編程設(shè)計仿真無誤后將程序下載到芯片中，完成對數(shù)字濾波器的設(shè)計。文章采用MATLAB中的FDATool以窗函數(shù)（window）的Kaiser窗來設(shè)置FIR濾波器的系數(shù)。最后使用QuartusII的VHDL語言分別對寄存器、加法器、減法器、乘法器四個模塊進(jìn)行編程設(shè)計、仿真。再對FIR濾波器仿真分析，得到表1仿真值與理論值的比較得結(jié)果，說明文章設(shè)計的FIR濾波器功能正確，性能良好。

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