茍歡敏，支 敏（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

基于FPGA的射頻收發(fā)前端系統(tǒng)設(shè)計

茍歡敏，支 敏
（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

摘 要：以Xilinx公司的V5系列FPGA芯片為研究對象，設(shè)計實(shí)現(xiàn)了一種基于VPX標(biāo)準(zhǔn)的6U射頻收發(fā)前端信號處理系統(tǒng)。該系統(tǒng)主要由控制電路和射頻電路組成，控制電路主要完成對外、對內(nèi)的接口通信功能以及核心器件的控制。射頻電路主要完成信號濾波、放大、正交上變頻、功率放大等。設(shè)計的系統(tǒng)支持串行Rapid IO高速數(shù)據(jù)傳輸，為數(shù)據(jù)的高速交換提供了可能，滿足了系統(tǒng)對帶寬和數(shù)據(jù)處理能力的要求，經(jīng)過驗證系統(tǒng)的各項性能指標(biāo)符合設(shè)計要求。

關(guān)鍵詞：FPGA；VPX；串行Rapid IO

1　引言

隨著信息技術(shù)的發(fā)展，要求信號處理系統(tǒng)能夠高速實(shí)時、高性能、靈活地完成各種處理任務(wù)，對于信號處理系統(tǒng)處理器的處理能力、系統(tǒng)數(shù)據(jù)帶寬、系統(tǒng)可重構(gòu)能力提出了更高要求[1]。尤其是蓬勃發(fā)展的電信、航天和航空領(lǐng)域。傳統(tǒng)的總線結(jié)構(gòu)已不適應(yīng)當(dāng)前系統(tǒng)的要求[2]，傳統(tǒng)并行總線互連所需要引腳數(shù)較多，給器件封裝、測試和焊接都帶來了一些問題，也會增加在系統(tǒng)中應(yīng)用的復(fù)雜度。隨著大規(guī)?，F(xiàn)場可編程門陣列（FPGA）被廣泛應(yīng)用，串行高速輸入輸出口（serial rapid IO，SRIO）接口被廣泛應(yīng)用，其具有速度快、管腳數(shù)少、系統(tǒng)成本低、可以實(shí)現(xiàn)點(diǎn)對點(diǎn)或點(diǎn)對多點(diǎn)通信等優(yōu)點(diǎn)。本文以Xilinx公司的V5系列FPGA芯片為核心，搭建了射頻收發(fā)前端信號處理系統(tǒng)，該系統(tǒng)支持串行Rapid IO高速數(shù)據(jù)傳輸，提高了數(shù)據(jù)交互能力。

2　SRIO簡介

SRIO屬于系統(tǒng)內(nèi)部互連技術(shù)，適用于高性能嵌入式設(shè)備的系統(tǒng)內(nèi)部互連，還提供了嵌入式系統(tǒng)開發(fā)者所需的可擴(kuò)展性和效率。Rapid IO采用包交換技術(shù)，在網(wǎng)絡(luò)處理器（network processing）、中央處理器（central processing unit）和DSP之間的通信具有高速、低延遲、穩(wěn)定可靠的互連性，可行的應(yīng)用包括多處理器、存儲器、網(wǎng)絡(luò)設(shè)備中的存儲器映射I/O器件、存儲子系統(tǒng)和通用計算平臺的數(shù)據(jù)交互，具有廣闊的應(yīng)用前景。

2011年5月發(fā)布的Rapid IO V2.1規(guī)范提供了2種接口模式(1x和4x)[3]，1x使用較少的邏輯資源，數(shù)據(jù)帶寬也比較低；4x需要更多的邏輯資源，但是提供了更高的帶寬和更好的可靠性。時鐘采用內(nèi)部的差分時鐘，支持的波特率[4]分別有1.25、2.5、3.125和5 Gboud，滿足不同的應(yīng)用需求，還支持多種事物類型，包括讀/寫非共享寄存器、流寫、維護(hù)、門鈴和信箱服務(wù)等。

3　射頻收發(fā)前端信號處理系統(tǒng)設(shè)計

3.1整體方案

射頻收發(fā)前端信號處理系統(tǒng)由接收通道、發(fā)射通道、頻綜模塊和控制模塊組成?？刂颇K完成整個發(fā)射通道和接收通道的控制工作，其基本組成框圖如圖1所示。

圖1 原理框圖

3.2系統(tǒng)設(shè)計

3.2.1 接收通道設(shè)計

接收通道主要完成信號放大、正交下變頻及濾波放大，最終得到基帶信號，并送入AD進(jìn)行數(shù)字化處理。接收通道原理框圖見圖2。

圖2 接收通道原理框圖

噪聲系數(shù)、衰減控制、模數(shù)轉(zhuǎn)換是整個接收通道的重要設(shè)計指標(biāo)。為了保證通道良好的噪聲系數(shù)，系統(tǒng)選擇HITTITE公司的HMC470LP3數(shù)控衰減器，該芯片插損小，在DC～2 GHz頻段內(nèi)的插損小于1.4 dB；低噪放選取的是HITTITE公司的HMC374，該芯片工作在0.5 GHz～2 GHz頻段內(nèi)，可以提供13～15 dB的增益，并確保噪聲系數(shù)小于1.6 dB。具體的增益分配和噪聲系數(shù)見圖3和圖4。

由圖3和圖4得出，接收通道工作在0.5 GHz時的噪聲系數(shù)最優(yōu)為2.88 dB，工作在2 GHz的噪聲系數(shù)最差為3.28 dB，因此滿足頻段內(nèi)<4 dB的要求。

在接收通道的末級，我們選取模數(shù)轉(zhuǎn)換器AD9268，將混頻器輸出的I/Q正交信號進(jìn)行數(shù)字量化，并最終送給FPGA進(jìn)行計算。AD9268是一款+1.8 V單片單電源工作、提供兩路16位并行輸出、采樣率高達(dá)125 MSPS的模數(shù)轉(zhuǎn)換器，完全能滿足系統(tǒng)要求。

圖3 接收通道工作在2 GHz時的鏈路增益和噪聲系數(shù)

圖4 接收通道工作在0.5 GHz時的鏈路增益和噪聲系數(shù)

3.2.2 發(fā)射通道設(shè)計

發(fā)射通道的原理框圖見圖5。

發(fā)射通道主要完成本振信號與DDS信號混頻，并將混頻后的基帶信號通過濾波、放大、正交上變頻、功率放大及衰減后輸出發(fā)射信號。發(fā)射通道的關(guān)鍵設(shè)計指標(biāo)有輸出功率、通道衰減、輸出雜波抑制、輸出諧波抑制。

系統(tǒng)選取中國電科58所生產(chǎn)的JS9854，該芯片內(nèi)部工作時鐘頻率可達(dá)300 MHz；內(nèi)部含兩路12 bit D/A轉(zhuǎn)換器，I路、Q路輸出相位誤差優(yōu)于1°；器件輸出10 MHz模擬信號時，SFDR高達(dá)83 dBc，可以滿足設(shè)計要求。

圖5 發(fā)射通道原理框圖B

發(fā)射通道的輸出功率主要由IQ混頻器的輸出功率和發(fā)射通道的鏈路增益決定。DDS的輸出信號幅度最大500 mV，滿足IQ上變頻器的輸入信號幅度要求，IQ調(diào)制器的輸出功率在4 dBm左右，發(fā)射通道的固定增益見圖6。由圖6可知，發(fā)射通道在混頻器之后的總增益為-3.4 dB，結(jié)合正交混頻器的輸出功率在4 dBm左右，從而使最終的輸出功率控制在0 dBm。

圖6 發(fā)射通道增益分配圖

為了保證發(fā)射通道輸出信號對諧波和雜波的抑制度要求，系統(tǒng)在放大器的后級加一個帶通濾波器，以濾除輸出信號可能的雜波和諧波。選取的濾波器指標(biāo)如表1所示。

表1 帶通濾波器技術(shù)指標(biāo)

由表1可以看出，該濾波器可以滿足系統(tǒng)指標(biāo)要求。

為了保證本振信號輸出頻率范圍為0.5 GHz～2 GHz，步進(jìn)10 MHz。在偏離載波1 kHz處的相位噪聲要求小于-80 dBc/Hz@1 kHz。我們選取AD公司的頻率綜合器ADF4351，ADF4351結(jié)合外部環(huán)路濾波器和外部參考頻率使用時，可實(shí)現(xiàn)小數(shù)N分頻或整數(shù)N分頻鎖相環(huán)(PLL)頻率合成器，其具有一個集成電壓控制振蕩器(VCO)，基波輸出頻率范圍為2200 MHz～4400 MHz。此外，利用1/2/4/8/16/32/64分頻電路，用戶可以產(chǎn)生低至35 MHz的RF輸出頻率，完全能滿足系統(tǒng)需求。AD4351在VCO振蕩在2.2 GHz時的相位噪聲性能見圖7。

圖7 VCO＝2.2 GHz時的閉環(huán)相位噪聲

3.2.3 控制模塊設(shè)計

3.2.3.1 控制器設(shè)計

控制模塊為整個射頻前端收發(fā)系統(tǒng)的關(guān)鍵部分，模塊以FPGA為核心，主要完成：

（1）控制Rapid IO接口實(shí)現(xiàn)與外界通信，實(shí)現(xiàn)Rapid IO通信協(xié)議；（2）控制ADC完成對接收通道校準(zhǔn)信號的采集控制和處理；（3）將ADC采集的數(shù)據(jù)通過Rapid IO總線輸出；（4）控制DDS產(chǎn)生指定頻率的基帶校準(zhǔn)信號；（5）控制頻率綜合器產(chǎn)生需要的本振信號。

基于以上功能，我們優(yōu)先選取XILINX公司V5系列的XC5VSX95T為核心芯片，主要原因如下：

（1）XC5VSX95T的內(nèi)部邏輯和乘法器資源較為豐富，更易于邏輯編程實(shí)現(xiàn)；（2）與XC5VSX95T器件封裝相同F(xiàn)PGA型號更為豐富，LX50T、SX50T、LX85T、FX70T、FX100T、LX110T和LX155T；先通過SX95T器件進(jìn)行功能性能驗證，評估資源占用率后進(jìn)行器件替換以降低器件成本。

3.2.3.2 Rapid IO接口設(shè)計

Rapid IO是針對嵌入式系統(tǒng)中高速互連應(yīng)用而設(shè)計，是一種高性能、低引腳數(shù)、基于包交換的系統(tǒng)級互連協(xié)議，是專門為多種多樣的嵌入式系統(tǒng)互連而建立的一種標(biāo)準(zhǔn)。當(dāng)前方案采用Xilinx公司的ISE軟件生成基于SX95T的Serial Rapid IO核，如圖8所示。

圖8 ISE軟件生成基于SX95T的Serial Rapid IO核

Serial Rapid IO網(wǎng)絡(luò)是系統(tǒng)內(nèi)部數(shù)據(jù)交換的核心，利用Rapid IO網(wǎng)絡(luò)通過VPX背板來實(shí)現(xiàn)與其他板卡間的數(shù)據(jù)交互。

3.2.4 抗干擾設(shè)計

系統(tǒng)集成了多種射頻電路和數(shù)字電路，模擬電路和數(shù)字電路的交叉干擾是模塊最大的風(fēng)險源，必須采取措施加以防范。首先，在電路板的區(qū)域上作出明確的劃分，射頻模擬電路單獨(dú)布置在一起，對外用地線隔離。所有的數(shù)字電路單獨(dú)布置在一起，數(shù)字地與模擬地在電路板上用電感作隔離。另外，整個射頻系統(tǒng)由VPX機(jī)箱通過背板供電，提供+12 V電壓，因此模塊的供電由DC-DC轉(zhuǎn)換而來，開關(guān)電源的開關(guān)頻率也會耦合進(jìn)射頻鏈路，必須采取一定的隔離措施。

4　系統(tǒng)驗證

4.1Rapid IO網(wǎng)絡(luò)測試

可利用XILINX自帶的IBERT工具對Rapid IO接口進(jìn)行閉環(huán)測試。IBERT是XILINX提供用于調(diào)試FPGA芯片內(nèi)高速串行接口比特誤碼率性能的工具，具備實(shí)時調(diào)整高速串行接口的多種參數(shù)、與系統(tǒng)其他模塊通信及測量多通道誤比特率等功能；支持所有的高速串行標(biāo)準(zhǔn)，包括PCIE Express、Rapid IO、千兆以太網(wǎng)等；只需通過JTAG接口下載設(shè)計并測試硬件，無需額外的管腳和接口，大幅縮減了高速串行接口測試場景的建立和調(diào)試時間，是高速串行接口調(diào)試的理想工具。測試界面如圖9所示。

圖9 Rapid IO測試界面

經(jīng)過測試Rapid IO的通道速率可達(dá)3.125 Gbps，比特誤碼率也滿足要求。可見通過Rapid IO網(wǎng)絡(luò)可以可靠地實(shí)現(xiàn)高速數(shù)據(jù)的交互。

4.2發(fā)射通道測試

將系統(tǒng)發(fā)射端接入頻譜儀，對系統(tǒng)整個發(fā)射鏈路的輸出功率、輸出功率衰減、輸出雜散等指標(biāo)進(jìn)行測試，均滿足系統(tǒng)指標(biāo)要求。

4.3接收通道測試

通過信號源接入系統(tǒng)的接收端，對系統(tǒng)整個發(fā)射鏈路的噪聲系數(shù)、輸入衰減等測試的指標(biāo)滿足設(shè)計要求。通過邏輯分析儀觀察AD輸出的數(shù)據(jù)，指標(biāo)滿足要求。

5　結(jié)束語

本射頻前端收發(fā)系統(tǒng)集成了多種射頻電路和數(shù)字電路，采用Rapid IO高速數(shù)據(jù)總線，完成指令信息的實(shí)時處理，使得板卡間的數(shù)據(jù)得以大量傳輸，系統(tǒng)設(shè)計需要具備靈活性、可拓展性、易實(shí)施性、低功耗等特點(diǎn)。本系統(tǒng)平臺已經(jīng)在某超寬帶射頻收發(fā)前端系統(tǒng)中得到了應(yīng)用，且各項指標(biāo)滿足使用要求。

參考文獻(xiàn)：

[1] 翟彥彬，蔣志焱，張保寧. 大規(guī)模Rapid IO協(xié)議交換的

A Design of RF Transceiver Front-end Signal Processing System Base on FPGA

GOU Huanmin, ZHI Min
（China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035,China）

Abstract:Taking Virtex-5 series FPGA chips of Xilinx Company as research object, a design of 6U RF Transceiver Front-End Signal processing system base on VPX has been realized . This system is mainly consisted of control circuit and RF circuit .In which, control circuits achieved the internal and external communication interfaces function, and the control of core components, While RF circuits managed the signal filtering, amplifying and I-Q mixing functions. The design supports serial Rapid IO high-speed data transmission which makes high-speed transaction impossible, and meets the requirements in both bandwidth and signal processing ability. All the system performance is validated to be according with design requirement. Keywords: FPGA; VPX; serial rapid IO

中圖分類號：TN402

文獻(xiàn)標(biāo)識碼:A

文章編號：1681-1070（2015）10-0012-04

收稿日期：2015-6-12