趙丹　李麗　賀慧勇　劉嘉文　廖文平　王燕　商梅雪　魏明生

摘 要： 提出一種頻率計權(quán)網(wǎng)絡(luò)的數(shù)字電路實現(xiàn)方案，詳細闡述由濾波器設(shè)計工具生成頻率計權(quán)濾波器，然后采用HDL代碼生成工具將其轉(zhuǎn)換成可移植、可綜合的能在FPGA上實現(xiàn)的HDL代碼，分別在軟件和硬件上進行仿真驗證測試的過程。結(jié)果表明，設(shè)計的頻率計權(quán)網(wǎng)絡(luò)符合計權(quán)特性及允差標準，且采用此方法設(shè)計的頻率計權(quán)網(wǎng)絡(luò)簡化了電路結(jié)構(gòu)，操作簡單，降低了功耗、成本，節(jié)省了資源，提高了效率，能快速得出信號的頻率計權(quán)值。

關(guān)鍵詞： 頻率計權(quán)； HDL代碼； 數(shù)字電路； FPGA仿真

中圖分類號： TN711?34 文獻標識碼： A 文章編號： 1004?373X（2015）19?0094?04

Abstract： An implementation scheme of digital circuit for frequency weighting network is presented. The frequency weighting filter generated by the filter design tool is described in detail， which is converted into transplantable and synthesizable HDL code by using HDL code generation tool， and can be implemented on FPGA. The test process of the filter model was simulated and verified respectively by software and hardware. The test results show that the designed frequency weighting network conforms to weighting characteristic and tolerance standard， and can simplify circuit structure and operation， reduce power consumption and the cost， save resources and improve efficiency. The frequency weighting value of the signal can be obtained quickly.

Keywords： frequency weighting； HDL code； digital circuit； FPGA simulation

0 引 言

人的耳朵聽到聲音后的感覺，不僅與聲的強度有關(guān)，而且與聲音的頻率有關(guān)。一般情況下，人耳對高頻段的聲音比較敏感，而對低頻段的聲音感覺不明顯，即使是聲壓級相同的聲音，頻率不同也可能聽起來不一樣響[1?2]。為了正確認識聲音的特性，進行噪聲測量及分析，預(yù)防噪聲對人耳產(chǎn)生危害，根據(jù)等響度曲線對接收到的聲音信號進行頻率計權(quán)濾波，以模擬人耳的響度感覺特性[3]。頻率計權(quán)在噪聲測量及分析中有很重要的作用，它是一種模擬人耳對不同頻率的聲音感覺不同的特性，使計算出的聲壓級與人耳所到的感覺一致的網(wǎng)絡(luò)，其實質(zhì)就是對聲音信號進行濾波處理[4?6]。傳統(tǒng)的辦法是用模擬電路實現(xiàn)頻率計權(quán)網(wǎng)絡(luò)[7]，這種方法采用了大量如電阻、電容等模擬器件，結(jié)構(gòu)復(fù)雜、成本高、功耗大，其穩(wěn)定性、可靠性、性能指標很難做好，而且不方便調(diào)試[8]。目前，很多是通過計算機，ARM，DSP等軟件方法實現(xiàn)頻率計權(quán)網(wǎng)絡(luò)，該方法程序代碼復(fù)雜，占用資源多[9?11]。

本文提出一種頻率計權(quán)的電路級實現(xiàn)方案，以減少程序代碼設(shè)計復(fù)雜和硬件電路調(diào)試不便等問題。該方法是數(shù)字化全電路實現(xiàn)，占用資源少、速度快、功耗低、可移植性好，適合FPGA以及ASIC實現(xiàn)。

1 頻率計權(quán)特性

頻率計權(quán)的基本定義是指幅度穩(wěn)定不變的輸入信號級與實際測量輸出信號級兩者之間作為頻率函數(shù)關(guān)系而規(guī)定的差值， 頻率計權(quán)值用分貝（dB） 表示[12]。為了更好地模擬人耳聽覺在不同頻率處不同的靈敏度，聲級計的頻率計權(quán)主要有A和C計權(quán)[13?14]。

A計權(quán)網(wǎng)絡(luò)是模擬人耳對55 dB以下低頻噪聲的響應(yīng)，電信號在中、低頻段（1 000 Hz以下）有較明顯的衰減。C計權(quán)網(wǎng)絡(luò)是模擬人耳對高強度噪聲感應(yīng)的頻率特性[15]。

由幅頻特性可以看出，A計權(quán)濾波器對其低頻、中頻段（1 000 Hz以下）有較大的衰減；在整個頻率范圍內(nèi)C計權(quán)濾波器的響應(yīng)近乎平直。將仿真出來的結(jié)果與頻率計權(quán)允差表[15]比較可以得到，設(shè)計出的頻率計權(quán)符合表中的允差標準，說明設(shè)計出來的結(jié)果符合要求。

將濾波器設(shè)計工具實現(xiàn)的頻率計權(quán)濾波器算法轉(zhuǎn)換成硬件在FPGA中實現(xiàn)，就需要設(shè)計HDL代碼。濾波器代碼生成工具利用已生成的代碼和模型生成可移植和可綜合的VHDL或Verilog HDL代碼[19]，且生成的代碼可讀性較高，可用于FPGA編程設(shè)計，并在開發(fā)板上進行驗證[20?22]。

生成代碼時在計權(quán)類型中分別選擇A，C計權(quán)方式，在音頻系統(tǒng)中抽樣頻率一般都是48 kHz。由于用于FPGA編譯仿真的軟件Quartus Ⅱ不支持浮點型數(shù)據(jù)，為了使濾波器在FPGA硬件上實現(xiàn)，就需要對生成的濾波器數(shù)據(jù)類型重新定義，使數(shù)據(jù)更符合FPGA的處理方式[23]。在設(shè)計中把數(shù)據(jù)進行量化，進行定點仿真。由濾波器設(shè)計工具得到濾波器的系數(shù)，根據(jù)頻率計權(quán)精度要求將系數(shù)量化，得到定點型數(shù)據(jù)[24?25]?？紤]到濾波器的精度以及節(jié)省資源的問題，選擇合適的字長范圍進行分析。如圖4所示，濾波器系數(shù)的字長為12，可看出濾波器的系數(shù)定點化后，幅頻響應(yīng)與未定點化的響應(yīng)相差很大，所以應(yīng)當提高系數(shù)的字長以減小誤差[25]。endprint

如圖5所示為提高濾波器系數(shù)量化字長的過程，當字長提高到16位時，觀察到定點化后和未定點化的濾波器幅頻響應(yīng)相差很小，已經(jīng)符合要求。所以在濾波器系數(shù)定點化時選擇定點字長為16位。

3 頻率計權(quán)濾波器仿真測試

生成計權(quán)濾波器的HDL代碼后將其在Quartus Ⅱ里進行仿真測試，將生成的Testbench代碼進行測試[26?27]。Testbench產(chǎn)生階躍響應(yīng)、斜坡響應(yīng)和Chirp響應(yīng)，分別在信號級和電路級進行仿真。以A計權(quán)濾波器為例，比較以上信號的信號級仿真和電路級仿真[28]，如圖6～圖11所示。

在QuartusⅡ中生成不同頻率的正弦波，通過頻率計權(quán)濾波器模塊進行驗證。在嵌入式邏輯分析儀SignalTapⅡ中提取輸入及輸出信號的幅值，如表1所示?？紤]到濾波器數(shù)據(jù)定點化及抗溢出問題，需要將輸出進行預(yù)衰減[29?30]，所以設(shè)定輸入信號為16位，輸出信號為12位，則頻率計權(quán)值=[輸出峰峰值（輸入峰峰值24）]。將對應(yīng)的幅值進行計算處理后可得到信號的頻率計權(quán)特性曲線，如圖13所示。

將此頻率計權(quán)特性曲線以及實際測量計算出的計權(quán)值與理論A頻率計權(quán)特性比較，所設(shè)計的頻率計權(quán)濾波器生成HDL代碼仿真測試結(jié)果符合標準給出的頻率計權(quán)特性及允差[15]，但由于輸入信號的幅度不同使得在低頻的數(shù)據(jù)有一定的誤差。

5 結(jié) 語

本文介紹的頻率計權(quán)網(wǎng)絡(luò)減少了采用模擬電路方法帶來的復(fù)雜和不穩(wěn)定，克服了軟件算法設(shè)計占用過多資源等困難，將算法由信號級向電路級轉(zhuǎn)換，實現(xiàn)全數(shù)字電路的計權(quán)濾波器，在信號級和電路級兩個方面進行了仿真，在FPGA中實現(xiàn)并做了初步性能測試。這部分電路將實際用于“全數(shù)字化個體噪聲暴露保護裝置”中，但在硬件測試中對低頻信號的頻率計權(quán)存在誤差，需繼續(xù)改進。

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