尚文亞+劉豐滿+王海東+何慧敏+萬菲+于大全+上官東愷

摘 要： 在多層PCB布線中，過孔和電容是常見的不連續(xù)結(jié)構(gòu)。信號線在不同平面間轉(zhuǎn)換傳輸路徑時，過孔與回流層之間的寄生電容與寄生電感將引起信號完整性的相關(guān)問題；而常用的傳輸線上的AC耦合電容等，引入了阻抗突變的結(jié)構(gòu)，由此帶來了反射等相關(guān)問題。通過對多層PCB上的過孔進(jìn)行建模仿真，研究不同變量對過孔性能的影響趨勢，以協(xié)助信號完整性問題的分析；通過對電容阻抗突變處進(jìn)行不同形式的補(bǔ)償，仿真和測試結(jié)果相驗證，得到提高信號傳輸質(zhì)量的解決方案。

關(guān)鍵詞： PCB傳輸線； 過孔效應(yīng)； 阻抗突變； 信號完整性

中圖分類號： TN41?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2015）16?0110?05

Effect analysis and structure optimization of via hole and capacitance in PCB wiring

SHANG Wenya1，2， LIU Fengman1，3， WANG Haidong1，3， HE Huimin1， 2， 3， WAN Fei1， 3， YU Daquan3， 4， SHANGGUAN Dongkai1， 3

（1. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 2.University of Chinese Academy of Sciences， Beijing 100049， China；

3. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China； 4. Huatian Technology， Xian 710018， China）

Abstract： Via hole and capacitance are common disconnecting structures in multi?layer PCB wiring. As signal line travels among different layers， signal integrity problems from parasitic capacitance and inductance between via hole and backflow layer occurs. The AC coupling capacitances on common transmission lines will also bring in a structure of the resistance mutation， which will result in reflection and other related problems. By modeling and simulation for via holes on multi?layer PCB， the effects of different variables on performance of the via holes were studied to assist the analysis of signal integrity. Compensation in different modes is conducted for the resistance mutation of capacitance. The simulation results were verified by the related tests. The solution to improve the signal transmission properties was obtained.

Keywords： transmission line on PCB； via hole effect； resistance mutation； signal integrity

現(xiàn)代電子產(chǎn)品益趨向高密度、小型化的方向發(fā)展，封裝內(nèi)的布線密度不斷增加。而隨著數(shù)字信號傳輸速率的不斷提高，信號的上升沿越來越短，過孔和電容等不連續(xù)結(jié)構(gòu)帶來的對傳輸線特征阻抗的影響越來越明顯[1?2]。而不同的介質(zhì)和層疊結(jié)構(gòu)上的不連續(xù)結(jié)構(gòu)對電學(xué)性能的影響不盡相同，對阻抗不連續(xù)結(jié)構(gòu)的阻抗補(bǔ)償形式不可一概而論?；陧椖繉嶋H應(yīng)用中的線性和層疊結(jié)構(gòu)，本文設(shè)計了多種測試結(jié)構(gòu)以提取和驗證適合于實際線路的過孔模型和阻抗補(bǔ)償形式。

1 傳輸線與反射

1.1 反射原理

反射產(chǎn)生的根本原因是互聯(lián)線的阻抗有不連續(xù)的點。信號以電磁波的形式在走線中傳輸?shù)倪^程中，假設(shè)經(jīng)過了2個阻抗不同的區(qū)域，交界面兩側(cè)的瞬態(tài)阻抗分別為[Z1]和[Z2]，如圖1所示。那么在交界面處，信號除了沿原方向傳播外，還會有部分信號沿相反的方向返回信號源端[3?4]。式（1）表征的為反射信號與入射信號的幅值之比，即反射系數(shù)：

[ρ=VreflectedVincident=Z2-Z1Z2+Z1] （1）

式中：[Vreflected]表示反射電壓幅值；[Vincident]表示入射電壓幅值。

圖1 傳輸線上不連續(xù)結(jié)構(gòu)的反射

1.2 容性突變與感性突變

對于式（1），當(dāng)阻抗為電阻性阻抗不連續(xù)時，在阻抗不連續(xù)點兩側(cè)的阻抗值都是固定的，因而反射系數(shù)也是恒定的。而當(dāng)阻抗為容性或感性不連續(xù)時，信號得到的阻抗卻是隨時間變化的，因而反射系數(shù)也是變化的。

在如圖2（a）所示的RC電路中，電容隨著電壓的變化充放電，電容兩端的電壓隨時間變化。假設(shè)高電平電壓幅度A，則電容兩端的電壓可表示為：

[VC=A（1-e-tτ）] （2）

式中：[τ=RC]為電路的時間常數(shù)。流過電容的電流為：

[IC=CdVCdt=ARe-tτ] （3）

因此，電容的阻抗可表示為：

[ZC=VCIC=R（etτ-1）] （4）

反射系數(shù)可表示為：

[ ρ=ZC-RZC-R=Retτ-1-RRetτ-1+R=1-2?e-tτ] （5）

由公式可看出，在上電的瞬間，電容的阻抗為0，電容兩端的電壓迅速上升，充電電流很大；隨著電容充電，阻抗變?yōu)闊o窮大，最終相當(dāng)于開路。圖2（b）中比較了電路中無負(fù)載電容和有負(fù)載電容時的輸出電壓的瞬態(tài)變化，由于電容的作用，輸出電壓的上升時間明顯變緩。在高速電路中，輸入電壓的上升沿變換迅速，電容引起的時延如果超過了信號的上升時間，將引起信號沿變化變緩、延時等問題[3?5]。

圖2 RC震蕩電路及其對輸出電壓的影響

在圖3（a）所示的RL電路中，在激勵源產(chǎn)生瞬變的電平變化時，通過電感的電流可表示為：

[IL=AR（1-e-tτ）] （6）

式中：[τ=LR]為電路的時間常數(shù)；A為高電平的幅值。則電感兩端的電壓可表示為：

[VL=LdILdt=Ae-tτ] （7）

電感的阻值可表示為：

[ZL=VLIL=Re-tτ1-e-tτ] （8）

反射系數(shù)可表示為：

[ρ=ZL-RZL-R=Re-tτ1-e-tτ-RRe-tτ1-e-tτ+R=2?e-tτ-1] （9）

由公式可以看出，在上電的瞬間，反射系數(shù)為+1，相當(dāng)于開路，使得反射信號與入射信號疊加，出現(xiàn)一個波峰。隨后信號電壓按指數(shù)規(guī)律迅速下降，最終反射系數(shù)為-1時反射結(jié)束，電感處相當(dāng)于短路。如圖3（b）為電路中有電感與無電感負(fù)載時的輸出電壓瞬態(tài)變化值，電感的存在使得輸出端電壓產(chǎn)生類似于噪聲一樣的波峰，如果上沖的幅度過大、電壓變化頻繁，將影響實際電路的正常工作，甚至引起信號誤判[3?5]。

圖3 RL震蕩電路及其對輸出電壓的影響

2 不連續(xù)結(jié)構(gòu)的電學(xué)仿真

本文基于一款光電轉(zhuǎn)換系統(tǒng)的設(shè)計中所遇到的電學(xué)問題，對布線過程中遇到的不連續(xù)結(jié)構(gòu)進(jìn)行信號完整性研究，得出相關(guān)的仿真和優(yōu)化結(jié)論。系統(tǒng)中測試板使用的普通FR4材料，介電常數(shù)為4.4，損耗角為0.02。疊層結(jié)構(gòu)為圖4（a）中所示的8層板，表層為信號層，主要的信號走線均為差分線，阻抗匹配后的線型為圖4（b）中所示。本節(jié)后續(xù)的仿真均以圖4中的疊層和線型在HFSS軟件中進(jìn)行建模。

圖4 疊層和阻抗匹配后的線型

2.1 過孔影響因素仿真分析

過孔通常為中空的圓柱體，在信號層用于連接信號走線的圓盤結(jié)構(gòu)為焊盤，平面層上為避讓過孔挖空的部分稱為反焊盤。圖5為過孔結(jié)構(gòu)示意圖[3]。

圖5 過孔模型

2.1.1 過孔寄生電容效應(yīng)

式（10）為表征金屬銅過孔寄生電容的通用公式：

[C=1.41εrTD1D2-D1] （10）

式中：C代表過孔的寄生電容，單位為pF；[D1]為焊盤直徑；[D2]為反焊盤直徑；[εr]為板材的相對介電常數(shù)；T為板材厚度，單位均為inch。

由式（10）可知，焊盤和反焊盤的直徑大小直接影響過孔的阻抗。圖6中為帶過孔的差分走線在HFSS中的仿真結(jié)果比較，其中分別改變了焊盤和反焊盤的大小。

在板材介電常數(shù)和介質(zhì)厚度固定的情況下，焊盤直徑越大，焊盤與同一金屬層之間的耦合作用越強(qiáng)，容性負(fù)載值越大，過孔整體的阻抗值越?。环春副P直徑增大，將減少焊盤與金屬平面之間的耦合作用，容性負(fù)載值減少，過孔的阻抗值將升高。當(dāng)焊盤與反焊盤直徑相近時，式（10）中的分母近似為0，會產(chǎn)生大量的寄生電容。因此在實際傳輸線設(shè)計中，應(yīng)在加工工藝許可的范圍內(nèi)，合理搭配焊盤與反焊盤的值。如果在非信號傳輸層也存在焊盤，也會增加寄生電容，在設(shè)計時可以將非功能性的焊盤去掉[6?7]。

2.1.2 過孔寄生電感效應(yīng)

式（11）為表征過孔寄生電感的通用公式：

[L=5.08hln4hd+1] （11）

式中：L代表過孔的寄生電感，單位為nH；h為過孔長度；d為過孔直徑，單位均為inch。

由式（11）可知，過孔的寄生電感主要來源于電感本身的結(jié)構(gòu)，大孔徑、連接的線路層距離越近，電感值越小。同寄生電容值相比，電感的影響要小得多，而且受限于加工工藝和布線設(shè)計，可調(diào)節(jié)和優(yōu)化的空間也較少。但在高頻信號中，較大的過孔寄生電感將嚴(yán)重影響旁路電容對電源和地平面之間的去耦作用。信號自動尋找最小電感路徑進(jìn)行回流，若過孔電感過大，高頻信號會通過電感引起串?dāng)_并且影響電源完整性。除此以外，如果除了傳輸層之間的部分有過孔外，還有引申的到其他層的殘樁，也會增加過孔的寄生電感，降低過孔的阻抗值。而且在高頻時，殘樁容易引起諧振，增加損耗[7]。圖7中對4種差分線進(jìn)行了比較，分別為：無過孔的微帶差分線、有過孔的微帶差分線、有過孔且有殘樁的帶狀差分線和有過孔且無殘樁的帶狀差分線。由圖中可以看出，2種微帶線呈現(xiàn)出感性，種帶狀線呈容性。微帶線中，過孔的引入加大了阻抗的感性變化，引起損耗的增加。而帶狀線由于傳輸信號的過孔長度減小，有效自感大大減少，使得過孔呈現(xiàn)出容性。過孔殘樁的存在除了影響過孔的阻抗之外，還會在末端形成四分之一波長諧振器，使得信號在諧振點衰減急劇增加，嚴(yán)重的會引起誤碼，難以消除，在實際系統(tǒng)電路設(shè)計中應(yīng)盡量避免[8]。

2.2 傳輸線上不同電容結(jié)構(gòu)的影響

系統(tǒng)設(shè)計中，電容是常用的電路元件，如芯片端口處信號線的AC端接或AC耦合、電源和地平面間的去耦電容、隔直電容等。在信號傳輸過程中，電容焊盤的寬度通常會大于信號線的線寬，會引起容性失配。而電路中的焊盤、封裝、過孔、硅片等結(jié)構(gòu)也會引入一定的寄生電容，對信號的傳輸引入不穩(wěn)定的因素。在高速高頻電路中，不合理的容性失配結(jié)構(gòu)還有可能引起反射、諧振等現(xiàn)象[9]。

圖8為差分信號線轉(zhuǎn)表貼SMA頭的傳輸線，為了進(jìn)行信號的輸入和輸出需添加0402型號100 nF的電容，（a）中電容并排排列且在電容pad處直接進(jìn)行了到單端的轉(zhuǎn)接，出現(xiàn)了直角結(jié)構(gòu)；（b）中在（a）的基礎(chǔ)上，信號在電容后有一段過度后轉(zhuǎn)為單端信號；（c）中將兩個電容分開擺放。對圖8中3種電容擺放方式分別進(jìn)行了仿真比較，結(jié)果如圖9所示。

由圖9看出，圖8（c）結(jié)構(gòu)的傳輸性能最好，阻抗失真較小。在圖8（a）和（b）中，由于電容的并排排列，導(dǎo)致電容焊盤之間也存在大量的寄生電感和寄生電容，而且與過孔距離較近，導(dǎo)致阻抗失配效應(yīng)疊加[10]。

圖8 電容的3種不同布線結(jié)構(gòu)

3 測試結(jié)果

為了驗證傳輸線不連續(xù)結(jié)構(gòu)處的可靠性，在投板時附加了科邦線的制作，如圖9所示，針對上節(jié)中的幾種結(jié)構(gòu)設(shè)計了測試結(jié)構(gòu)并做了對比分析。

圖10為科幫線的成品圖，圖11為幾種差分線的測試結(jié)果對比，線性結(jié)構(gòu)分別為微帶線、帶過孔的微帶線和帶過孔的帶狀線，長度均為7 cm。由測試結(jié)果可以看出，由于設(shè)計中的過孔結(jié)構(gòu)不合理，引入了比較嚴(yán)重的阻抗不連續(xù)點，導(dǎo)致插入損耗的曲線中出現(xiàn)了下沖現(xiàn)象。如果出現(xiàn)下沖的頻段在數(shù)字信號的有效帶寬范圍內(nèi)，有可能會影響信號的二次或三次諧波[6]。對帶有SMA結(jié)構(gòu)的傳輸線，科邦線上也做了測試結(jié)構(gòu)設(shè)計，有效長度10 cm左右，在靠近SMA附近有添加0402的電容。

圖9 三種電容排列方式對差分線傳輸性能的影響

圖12為兩塊科邦板上各2條SMA結(jié)構(gòu)的測試數(shù)據(jù)的比較，由圖中可以看出，插損的曲線紋波較平緩，由于設(shè)計的傳輸線長度較大且不連續(xù)結(jié)構(gòu)較多，回路損耗值較高。與圖11中的曲線相比較，合理的電容阻抗匹配結(jié)構(gòu)比過孔的影響要小的多，在實際系統(tǒng)設(shè)計中，應(yīng)減少關(guān)鍵信號如時鐘等進(jìn)行過孔走線，并且盡可能地優(yōu)化過孔自身的特性[10]。

圖10 科邦線的成品

圖11 三種傳輸線的插入損耗測試值比較

圖12 帶SMA結(jié)構(gòu)的差分線測試數(shù)據(jù)

4 結(jié) 語

本文針對設(shè)計中遇到的傳輸線上的過孔和電容結(jié)構(gòu)進(jìn)行建模仿真，對不同變量對傳輸線性能的影響進(jìn)行具體分析，并給出了優(yōu)化意見。通過對測試結(jié)構(gòu)的對比分析，驗證了相關(guān)的仿真和分析的結(jié)論。

參考文獻(xiàn)

[1] FAN Jun， YE Xiaoning， KIM Jingook. Signal integrity design for high?speed digital circuits： progress and directions [J]. IEEE Transactions on Electromagnetic Compatibility， 2010， 52（2）： 20?30.

[2] JIANG Jing， KONG Lingwen. Study of signal integrity for PCB level [C]// 11th International Conference on Electronic Packaging Technology & High Density Packaging. [S.l.]： IEEE， 2010： 828?833.

[3] 于爭.信號完整性SI揭秘[M].北京：機(jī)械工業(yè)出版社，2013.

[4] Eric Bogatin.信號完整性分析[M].李玉山，李麗平，譯.北京：電子工業(yè)出版社，2008.

[5] 王海東.10 GbpsQSFP設(shè)計中信號完整性的分析[D].北京：中國科學(xué)院研究生院，2012.

[6] KIM Jin?Ho， HAN Sung?Woo， KWON Oh?Kyong. Analysis of via in multilayer printed circuit boards for high?speed digital systems [C]// Proceedings of International Symposium on Electronic Materials and Packaging. Jeju Island： IEEE， 2001： 382?387.

[7] PAJOVIC Miroslav， YU Jinghan， MILOJKOVIC Dragan. Analysis of via capacitance in arbitrary multilayer PCBs [J]. IEEE Transactions on Electromagnetic Compatibility， 2007， 49（3）： 722?726.

[8] MIRALR?O Enrique López， RUIZ César Méndez. Signal integrity design of via with extra routing stub for device routing flexibility [C]// IEEE Electrical Design of Advanced Packaging & Systems Symposium. [S.l.]： IEEE， 2013： 189?192.

[9] KOO Tae?Wan， KANG Hee?do， YOOK Jong?Gwan. Signal integrity enhancement of high?speed digital interconnect with discontinuous and asymmetric structures for mobile applications [C]// 2013 IEEE International Symposium on Electromagnetic Compatibility （EMC）. Denver， CO： IEEE， 2013： 713?717.

[10] HSU Sheng?Yun， CHOU Chiu?Chih， WU Tzong?Lin. Signal integrity： influence of non?linear driver， different bit rates， and estimation by different algorithms[C]// 2014 International Symposium on Electromagnetic Compatibility. Tokyo： ISEC， 2014： 121?124.