彭 勇，路 祥，唐 鶴

（電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，成都 610054）

1 引言

高速低分辨率的ADC在硬盤讀寫、光纖通信和超寬帶系統(tǒng)（UWB）中都有廣泛的應(yīng)用。理論上，全并行結(jié)構(gòu)的ADC是高速ADC設(shè)計的最佳選擇。然而全并行ADC的功耗和面積隨分辨率呈指數(shù)增長，而且寄生電容和輸入電阻大大降低了預(yù)放大器陣列的帶寬和速度，因此極大地限制了它的應(yīng)用。為解決這一問題，插值技術(shù)被采用[1]，以減少其預(yù)放大器的數(shù)目，同時減小輸入寄生電容，節(jié)約了功耗和面積，也更具有實用性。另外，為了減少預(yù)放大器陣列和比較器的失調(diào)電壓影響，相應(yīng)地引入均值技術(shù)，在預(yù)放大器間插入均值電阻，有效地抑制預(yù)放大器的失調(diào)電壓。因此，在實際的高速ADC設(shè)計中，采用插值和均值技術(shù)的預(yù)放大器陣列是最關(guān)鍵的部分，它的帶寬和增益將直接影響整體ADC的性能，包括速度和精度等，所以需要對預(yù)放大器陣列進(jìn)行詳細(xì)的分析以獲得最優(yōu)的性能[2]。

本文提出一種電阻插值型ADC的設(shè)計方法：分析了預(yù)放大器陣列的增益和帶寬對ADC性能的影響，從而獲得最優(yōu)化的預(yù)放大器陣列。設(shè)計時采用了分布式采樣結(jié)構(gòu)，用CML結(jié)構(gòu)的高速比較器實現(xiàn)采樣功能，另外對預(yù)放大器陣列邊緣進(jìn)行處理以提高精度。ADC在TSMC 65 nm工藝下設(shè)計并仿真，最終達(dá)到設(shè)計要求。

2 系統(tǒng)框架和電路實現(xiàn)

本文所提供的高速ADC系統(tǒng)架構(gòu)如圖1所示，包含參考電壓電阻串、預(yù)放大器陣列、高速鎖存器和編碼電路幾個部分。

圖 1 ADC系統(tǒng)框架圖

預(yù)放大器網(wǎng)絡(luò)由兩級預(yù)放大器陣列組成，逐級放大輸入電壓與參考電壓的差值，第一級由15個預(yù)放大器組成，插值系數(shù)為4；第二級由57個預(yù)放大器組成，插值系數(shù)為1，即采用均值技術(shù)。插值技術(shù)和均值技術(shù)能有效抑制預(yù)放大器的失調(diào)電壓[1]。為使每個預(yù)放大器在工作時有相同的狀態(tài)，需在每級預(yù)放大器陣列邊緣加一些冗余預(yù)放大器（dummy pre-amps），因此本文在第一級兩端邊緣各加了3個，在第二級兩端邊緣各加了13個。同時根據(jù)文獻(xiàn)[1]中的方法，在預(yù)放大器的邊緣加入等效電阻Req和等效電流源Iterm以模擬無限個預(yù)放大器和由插值級均值技術(shù)構(gòu)成的陣列，這樣可使每個預(yù)放大器的輸出端負(fù)載相同。其中：

其中R0是預(yù)放大器的負(fù)載電阻，R1是插值/均值電阻，ISS是預(yù)放大器的尾電流。

本設(shè)計中第一級和第二級所采用的預(yù)放大器結(jié)構(gòu)分別如圖2和圖3所示。由于采用了全差分的輸入信號，第一級的預(yù)放大器有4個輸入，輸出端采用電阻做負(fù)載，可以穩(wěn)定輸出共模電壓。第二級的預(yù)放大器有2個輸入，結(jié)構(gòu)與第一級預(yù)放大器類似。預(yù)放大器陣列的增益和帶寬直接影響ADC性能，如帶寬決定信號響應(yīng)速度并影響其后鎖存器的采樣速度，進(jìn)而影響ADC速度，因此需要對增益和帶寬做合理的折中考慮和設(shè)計。R0/R1的值越大，插值/均值技術(shù)對預(yù)放大器的失調(diào)電壓抑制效果就越好，預(yù)放大器的帶寬會稍微增大，但同時會減小預(yù)放大器的增益，使比較器的比較時間增加[1,3]；反之亦然。同時，預(yù)放大器陣列還能有效減小比較器的失調(diào)電壓對輸入信號的影響。

圖2 第一級預(yù)放大器

在高速ADC設(shè)計中，采樣電路是設(shè)計難點，特別是應(yīng)用在全并行結(jié)構(gòu)中的采樣電路。由于預(yù)放大器數(shù)量很多，導(dǎo)致預(yù)放大器陣列的輸入寄生電容非常大，反而降低了預(yù)放大器陣列的帶寬，使得信號的高速采樣難以實現(xiàn)，因此有時不得不采用電感以提高采樣速度，但這樣做會極大地占用芯片面積并且增加功耗。

本文沒有采用傳統(tǒng)的單獨采樣電路結(jié)構(gòu)，而是在預(yù)放大器陣列后加入一級CML的鎖存器以實現(xiàn)分布式采樣功能[4]，另外又采用了兩級CML鎖存器作為比較器。CML鎖存器的結(jié)構(gòu)如圖4所示。其中CK與CKB為兩相不交疊時鐘。在采樣相位時，CK為高電平，輸入差分對在工作狀態(tài)，將輸入差分電壓放大，相當(dāng)于對這個時刻的輸入差分電壓采樣。同時，CKB為低電平，后面交叉連接的兩個MOS管中沒有電流流過，處于截止?fàn)顟B(tài)。在保持相位時，CK為低電平，輸入差分對管中沒有電流流過，處于截止?fàn)顟B(tài)，輸入差分對管不工作；CKB為高電平，后面交叉連接的管子形成正反饋系統(tǒng)，對采樣相位的差分輸出值進(jìn)一步放大，并保持這個差分輸出值，輸出給下一級的鎖存器。整個過程實現(xiàn)了分布式采樣的功能。

圖3 第二級預(yù)放大器

圖4 CML鎖存器

由于傳統(tǒng)的高速鎖存比較器的失調(diào)電壓比較大，所以在本設(shè)計中并未采用，而是選擇了結(jié)構(gòu)相對簡單、失調(diào)更小的CML鎖存器作為高速比較器，同時加入均值電阻串，減少其失調(diào)的影響[4]。同時，后面兩級的鎖存器也構(gòu)成了D觸發(fā)器，使得編碼器的輸入端能與時鐘同步，減小誤差。編碼電路中的門電路及D觸發(fā)器都采用了CML結(jié)構(gòu)[5]，如圖5所示，提高了響應(yīng)速度，滿足高速ADC的速度需求。

3 仿真結(jié)果

本文所設(shè)計的電路采用TSMC 65 nm工藝，用HSPICE進(jìn)行仿真驗證，電源電壓為1.2 V，在4 GHz的采樣頻率下，在輸入頻率為200 MHz~1 GHz的情況下，ADC的有效位數(shù)（ENOB）在4.7左右變化。整個核心ADC系統(tǒng)的功耗為85 mW。動態(tài)參數(shù)仿真結(jié)果如圖6所示。整個ADC的功能仿真結(jié)果如圖7所示，其中輸入信號為一個差分的斜坡信號Vin_diff，CLK為時鐘信號，B0~B4為輸出數(shù)字碼，仿真結(jié)果顯示ADC能正常工作。表1展示了本文所述ADC仿真結(jié)果與文獻(xiàn)[6]和文獻(xiàn)[7]結(jié)果的對比，可以看出，本文所述ADC有良好的性能。

圖5 CML門電路

表1 仿真結(jié)果匯總

圖6 ADC動態(tài)特性（ENOB）

4 結(jié)論

本文提出了一種5-bit 4 GS/s的高速ADC系統(tǒng)的設(shè)計，采用了帶均值技術(shù)的預(yù)放大器來抑制高速比較器的失調(diào)電壓，同時采用分布式采樣方案，并采用電流模編碼電路。在TSMC 65 nm下進(jìn)行了仿真驗證，結(jié)果表明本設(shè)計能在CMOS深亞微米工藝下得到高速度和良好的分辨率。

圖7 ADC功能仿真結(jié)果

[1] Pedro Figueiredo, Joao Vital. Offset Reduction Techniques in High-Speed Analog to Digital Converters[M]. Springer,2009. 67-90.

[2] J Vandenbussche, E Lauwers, et al. Systematic Design of a 200MS/s 8-bit Interpolating A/D converter[C]. DATE,2002, 449-454.

[3] He Tang, Yong Peng,et al. Quantitative Analysis for High Speed Interpolated/Averaging ADC[C]. ASIC, 2013, 1-4.

[4] Samad Sheikhaei.A 43 mW Single-Channel 4GS/s 4-Bit Flash ADC in 0.18 μm CMOS[D]. Vancouver∶ The University of British Columbia, 2008: 33-46.

[5] Wenjia Li, Lu Huang, Xuefei Bai. A Pseudo-2bit 4GSps Flash ADC in 0.18 μm CMOS for an IR-UWB Communication System[C]. ICUWB, 2010, 1-4.

[6] Sunghyun Park,Yorgos Palaskas, Michael P Flynn. A 4 GS/s 4b Flash ADC in 0.18 μm CMOS[C]. ISSCC, 2006.

[7] Ying-Zu Lin,Cheng-Wu Lin, Soon-Jyh Chang. A 5bit 3.2-GS/s Flash ADC with a digital offset calibration scheme[C]. IEEE VLSI, 2010.