呂 婷，李明達(dá)，陳 濤

（中國(guó)電子科技集團(tuán)公司第46研究所，天津 300220）

1 引言

目前P型硅外延材料是制備微波功率MOS器件和光電探測(cè)器件的關(guān)鍵基礎(chǔ)材料，外延層的質(zhì)量與器件性能密切相關(guān)[1～3]。近年來(lái)，隨著微波功率MOS器件和光電探測(cè)器件使用量的快速增加，以及對(duì)器件性能的要求不斷提高，對(duì)高質(zhì)量硅外延片的需求也愈發(fā)迫切。但目前國(guó)內(nèi)外延廠商研制6英寸（152.4 mm）P型硅外延片還處于起步階段，在缺陷密度、均勻性、過(guò)渡區(qū)寬度等外延材料的性能控制上與國(guó)外材料存在較大差距，尚不能滿(mǎn)足器件需求，而國(guó)外外延廠商在6英寸P型硅外延片上已實(shí)現(xiàn)低缺陷、高均勻性等關(guān)鍵技術(shù)的突破，進(jìn)入量產(chǎn)階段，但價(jià)格昂貴，時(shí)刻面臨國(guó)內(nèi)禁運(yùn)的風(fēng)險(xiǎn)，已不能滿(mǎn)足國(guó)內(nèi)微波功率MOS器件和光電探測(cè)器件廠商的需求。外延片表面積的增大決定著厚度/電阻率均勻性的控制技術(shù)尤為關(guān)鍵。厚度的一致性直接影響器件工藝的光刻聚焦精度；電阻率的一致性直接影響器件輸出電壓幅度和導(dǎo)通電阻的穩(wěn)定性，都影響器件的性能和可靠性[4]。

采用CVD（化學(xué)氣相沉積）技術(shù)在6英寸重?fù)紹的硅襯底上制備高均勻性的P型外延層較為困難，這里包含兩個(gè)原因：（1）外延片的外延層摻雜濃度（～l015cm-3）與襯底的摻雜濃度（～l018cm-3）相差3個(gè)數(shù)量級(jí)，在摻雜濃度較低的中高阻外延片的生長(zhǎng)過(guò)程中，輕微的自摻雜都會(huì)嚴(yán)重影響外延層的電阻率均勻性，硼原子作為摻雜劑，半徑小、質(zhì)量輕，同P、As、Sb等元素比較，在流動(dòng)氣體中相對(duì)擴(kuò)散距離較大，更容易到達(dá)反應(yīng)腔器壁、石墨基座等的表面，并被大量吸附。所以自摻雜效應(yīng)嚴(yán)重，電阻率均勻性極難控制[5～6]。（2）硅片直徑的擴(kuò)大，造成襯底表面、背面及邊緣處的雜質(zhì)在高溫下更易揮發(fā)，自摻雜效應(yīng)增強(qiáng)，嚴(yán)重影響電阻率均勻性。本文通過(guò)流場(chǎng)調(diào)節(jié)工藝、基座包硅工藝、變流量解吸、兩步生長(zhǎng)工藝等關(guān)鍵工藝的改進(jìn)，有效改善了厚度和電阻率分布的均勻性，最終使6英寸P型外延層滿(mǎn)足器件使用要求。

2 工藝試驗(yàn)

2.1 外延設(shè)備

本文中硅外延層沉積的設(shè)備為意大利LPE公司PE-2061S型常壓桶式外延爐，基本結(jié)構(gòu)如圖1所示。該外延爐采用高頻感應(yīng)的加熱方式，以高純桶式石墨基座作為加熱感應(yīng)體，由7個(gè)中心對(duì)稱(chēng)的正梯形側(cè)面組成,每次實(shí)驗(yàn)可放置兩排共14片6英寸硅單晶拋光片。反應(yīng)氣體從鐘罩頂部氣體入口處進(jìn)入反應(yīng)室，從排成一圈的六個(gè)石英噴嘴噴出，經(jīng)石英頂盤(pán)阻擋，沿基座與鐘罩之間向下，在高溫下反應(yīng)，在硅片表面沉積生長(zhǎng)外延層，反應(yīng)尾氣在下部排出。實(shí)驗(yàn)中基座的旋轉(zhuǎn)速度設(shè)定為4 r/min。

2.2 襯底材料與外延結(jié)構(gòu)

為了滿(mǎn)足器件對(duì)所需外延片提出的指標(biāo)要求，本文選用高質(zhì)量的硅單晶襯底進(jìn)行外延生長(zhǎng)。襯底材料選用重?fù)紹的P型單晶硅拋光片，其直徑為150 mm，晶向?yàn)?＜100＞±0.5°，厚度為 675±15 μm，電阻率 0.01～0.02 Ω·cm，平整度≤ 5 μm，總厚度偏差≤10 μm，局部平整度＜1.5 μm（3 cm×3 cm），翹曲度＜20 μm，彎曲度＜20 μm。同時(shí)，襯底背面依次包覆有800 nm的多晶硅背封層和500 nm的SiO2背封層，以抑制高溫狀態(tài)下重?fù)脚鹨r底背面的雜質(zhì)揮發(fā)，降低自摻雜效應(yīng)。本工藝制備的外延層導(dǎo)電類(lèi)型為P型，直徑為150 mm，厚度設(shè)計(jì)為20±1.0 μm，厚度不均勻性＜1%，電阻率設(shè)計(jì)為13±1.0 Ω·cm，電阻率不均勻性＜1.5%，表面光亮，無(wú)滑移線、霧、劃道、凹坑、橘皮、沾污等缺陷。

圖1 PE-2061S外延爐結(jié)構(gòu)示意圖

2.3 外延生長(zhǎng)

外延生長(zhǎng)中采用的反應(yīng)氣體為SiHCl3和H2，H2經(jīng)純化后的純度為99.999 99%，既是參與反應(yīng)的氣體，還起到了攜帶氣體的作用。作為硅外延生長(zhǎng)原料的SiHCl3硅源純度為99.95%，其本征電阻率高于1 000 Ω·cm。由于SiHCl3常溫下為液態(tài)，實(shí)驗(yàn)采用H2鼓泡的形式將液態(tài)轉(zhuǎn)變?yōu)闅鈶B(tài)進(jìn)入反應(yīng)室。襯底表面發(fā)生的主要化學(xué)反應(yīng)為[10]：

此外，硼烷氣體作為摻雜源，純度為50×10-6，流量為79.5 sccm。

3 實(shí)驗(yàn)結(jié)果及分析

為保證測(cè)試過(guò)程的可靠性和穩(wěn)定性，每次實(shí)驗(yàn)后選取基座固定片坑位置的外延片進(jìn)行表面質(zhì)量和電學(xué)參數(shù)的測(cè)試。外延層的導(dǎo)電類(lèi)型采用NC6800型晶片分選機(jī)測(cè)量，表面質(zhì)量采用強(qiáng)光燈目檢，層錯(cuò)和位錯(cuò)缺陷采用CMM-70E金相顯微鏡觀測(cè)。外延層厚度利用Nicolet 6700傅里葉變換紅外光譜儀（FTIR）測(cè)量，分辨率為0.001 μm。測(cè)試方法為5點(diǎn)法（選擇硅片的中心點(diǎn)及4個(gè)距邊緣10 mm的測(cè)試位置），如圖2所示。外延層的表面電阻率利用SSM 495汞探針電阻率測(cè)試儀（C-V），分辨率為0.000 1 Ω·cm，同樣采用5點(diǎn)法測(cè)試。

P型外延樣片在進(jìn)行電阻率測(cè)試前的準(zhǔn)備為：

（1）樣片放入HF水溶液浸泡2 min，腐蝕掉表面的氧化層；（2）用電阻率大于15 mΩ·cm的去離子水沖洗5 min；（3）在N2下吹10 min。

圖2 外延片的5點(diǎn)測(cè)試位置分布圖

外延層的導(dǎo)電類(lèi)型經(jīng)晶片分選機(jī)測(cè)量顯示為P型。采用強(qiáng)光燈觀測(cè)到本實(shí)驗(yàn)制備的硅外延片的表面質(zhì)量，當(dāng)生長(zhǎng)溫度為1 150 ℃時(shí)，表面光亮，其表面無(wú)霧、劃道、沾污、崩邊、桔皮及滑移線等缺陷。而當(dāng)采用1 120 ℃的較低生長(zhǎng)溫度時(shí)，表面出現(xiàn)紅霧狀的缺陷，這是由于溫度較低時(shí)摻雜劑容易發(fā)生聚集，進(jìn)而在外延層表面形成小的S坑缺陷；而當(dāng)采用1 180 ℃的生長(zhǎng)溫度時(shí)，表面遍布垂直于主參方向的滑移線，其長(zhǎng)度大于半徑，數(shù)量＞20條，這是由于溫度過(guò)高，熱應(yīng)力不斷積累，當(dāng)超過(guò)引起晶體滑移線的應(yīng)力臨界值時(shí)，便產(chǎn)生了滑移線。由于霧缺陷和滑移線都屬于載流子復(fù)合中心，使器件噪聲增加，漏電流增大，容易引起軟擊穿和低擊穿等，進(jìn)而影響器件的高性能和成品率，因此本實(shí)驗(yàn)選用1 150 ℃作為合適的生長(zhǎng)溫度。同時(shí)采用金相顯微鏡觀察該生長(zhǎng)溫度制備的外延片無(wú)層錯(cuò)和位錯(cuò)缺陷。

鑒于厚度均勻性主要與外延爐內(nèi)的氣流分布相關(guān)，本實(shí)驗(yàn)首先采用3種不同的主工藝氣流量，觀察對(duì)厚度均勻性的影響，分別命名為1#、2#和3#，結(jié)果如表1所示。

表1表明，隨著主工藝氣流量的增加，顯著改變了外延片的縱向厚度分布，厚度不均勻性隨氣流量增加呈現(xiàn)先減小后增大的趨勢(shì)，由結(jié)果可知320 slm的主H2流量可作為本文最為理想的制備工藝條件，獲得的最優(yōu)外延片厚度不均勻性為0.47%。

在厚度均勻性改善之后，接下來(lái)要改善電阻率的均勻性，為有效抑制自摻雜效應(yīng)，首先采用基座包硅工藝，即在每次外延生長(zhǎng)之前用高純度HCl在1 160 ℃的高溫下首先對(duì)石墨基座進(jìn)行腐蝕處理，以去除基座表面殘余的沉積物。為了進(jìn)一步抑制基座片坑內(nèi)的雜質(zhì)向外揮發(fā)。實(shí)驗(yàn)采用高純度三氯氫硅（SiHCl3）作為硅源，在石墨基座表面淀積一層無(wú)摻雜多晶硅。采用包硅厚度0、2 μm、4 μm，分別命名為4#、5#、6#，對(duì)電阻率均勻性的影響效果如表2所示。當(dāng)包硅厚度超過(guò)2 μm時(shí)，雖然電阻率均勻性可以達(dá)到進(jìn)一步改善，但因外延片背面吸硅形成顆粒，造成幾何參數(shù)變差，將嚴(yán)重影響器件工藝的光刻聚焦，因此包硅厚度為2 μm為最為理想的工藝條件。

表1 采用不同工藝氣流量測(cè)試片的厚度分布

現(xiàn)有研究表明，在外延工藝中增加變流量吹掃工藝，能夠不斷改變外延滯留層的厚度，將“靜態(tài)”的滯留層變?yōu)椤皠?dòng)態(tài)”，將滯留層內(nèi)的雜質(zhì)不斷減少，可以有效抑制自摻雜效應(yīng)，進(jìn)而提高外延層的電阻率均勻性[7]。實(shí)驗(yàn)中在外延生長(zhǎng)前通過(guò)變流量吹掃工藝，將主工藝氣體H2在300 slm到350 slm 之間做周期性快速變換，變化次數(shù)分別為0次、1次、2次時(shí)，分別命名為7#、8#、9#，對(duì)外延層的電阻率均勻性的影響如表3所示。實(shí)驗(yàn)結(jié)果表明采用2次變流量吹掃工藝可以起到顯著改善電阻率的作用。

為進(jìn)一步有效抑制自摻雜效應(yīng)，本實(shí)驗(yàn)還采用兩步外延法，即第一步先生長(zhǎng)一層無(wú)摻雜本征外延層，對(duì)襯底片表面及邊緣進(jìn)行包封處理，阻止襯底雜質(zhì)的進(jìn)一步向外揮發(fā)，同時(shí)在外延層/襯底界面處的雜質(zhì)縱向濃度分布就會(huì)變得陡峭，使過(guò)渡區(qū)寬度變窄。但如果本征層生長(zhǎng)時(shí)間過(guò)長(zhǎng), 也會(huì)導(dǎo)致本征層表面電阻率因急劇爬高而超過(guò)外延層電阻率, 形成高阻夾層, 因電阻率過(guò)高的位置會(huì)造成器件導(dǎo)通電阻過(guò)高，正向電壓過(guò)大，由此極易引發(fā)器件失效，需要盡量避免此類(lèi)風(fēng)險(xiǎn)。因此實(shí)驗(yàn)中分別采用本征生長(zhǎng)時(shí)間為0、1 min以及2.5 min，命名為10#、11#和12#，觀察對(duì)電阻率均勻性的影響，結(jié)果如表4所示。結(jié)果表明采用2.5 min的本征生長(zhǎng)時(shí)間對(duì)改善外延層電阻率效果最佳。

以上結(jié)果表明采用合適的基座包硅厚度、本征生長(zhǎng)時(shí)間以及變流量解吸次數(shù)，電阻率的不均勻性將得到很大改善，當(dāng)基座包硅厚度為2 μm、本征生長(zhǎng)時(shí)間為2.5 min、變流量解吸次數(shù)為2次時(shí)的組合，結(jié)果如表5所示，電阻率不均勻性為1.28%，可實(shí)現(xiàn)低于1.5%的目標(biāo)。

表2 采用不同基座包硅工藝條件測(cè)試片的電阻率分布

表3 采用不同變流量解吸工藝條件測(cè)試片的電阻率分布

表4 采用不同本征生長(zhǎng)時(shí)間測(cè)試片的電阻率分布

根據(jù)表1和表5所示的參數(shù)結(jié)果，采用最優(yōu)化工藝獲得的6英寸P型測(cè)試片的厚度不均勻性小于1%，電阻率不均勻性小于1.5%，從性能參數(shù)上滿(mǎn)足微波功率器件和光電探測(cè)器件的研制要求。

表5 采用最優(yōu)化條件獲得的測(cè)試片的電阻率分布

利用SRP 2000型擴(kuò)展電阻測(cè)試儀檢測(cè)該條件下制備的外延片的過(guò)渡區(qū)形貌，測(cè)量精確度為0.2。根據(jù)國(guó)際半導(dǎo)體設(shè)備和材料協(xié)會(huì)（SEMI）標(biāo)準(zhǔn)，對(duì)過(guò)渡區(qū)寬度W的定義為：W=DT-DB，其中DT為外延層電阻率達(dá)到目標(biāo)電阻率90%深度，DB為外延層電阻率達(dá)到目標(biāo)電阻率10%的深度。圖3所示為外延層/襯底的過(guò)渡區(qū)形貌曲線。過(guò)渡區(qū)寬度經(jīng)測(cè)試為2.0 μm，由于過(guò)渡區(qū)寬度≤外延層寬度的10%，因此可以滿(mǎn)足器件對(duì)外延片的技術(shù)要求。

圖3 外延層/襯底過(guò)渡區(qū)形貌曲線

4 結(jié)論

本文主要研究了微波功率MOS器件及光電探測(cè)器件用6英寸高均勻性P型硅外延片的制備方法，主要通過(guò)流場(chǎng)調(diào)節(jié)工藝、基座包硅工藝、變流量解吸工藝、兩步生長(zhǎng)工藝等關(guān)鍵工藝的改進(jìn)，有效降低了自摻雜效應(yīng)，改善了厚度和電阻率分布的不均勻性，成功研制出滿(mǎn)足器件所需的硅外延材料，其外延層晶體結(jié)構(gòu)完整，厚度不均勻性＜1%，電阻率不均勻性＜1.5%。

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