哈爾濱理工大學(xué) 趙玉迎 厚 嬌 常 金 姜久興 趙 波

低功耗CMOS帶隙基準(zhǔn)源

哈爾濱理工大學(xué) 趙玉迎 厚 嬌 常 金 姜久興 趙 波

本文采用了CSMC 0．18um的標(biāo)準(zhǔn)CMOS工藝，設(shè)計(jì)了一種工作在亞閾值區(qū)的低功耗CMOS帶隙基準(zhǔn)源，本設(shè)計(jì)電路是由純MOS管組成，不包含雙極型晶體管，采用工作在線性區(qū)的MOS管代替電阻，減少了芯片的面積，工作在亞閾區(qū)的MOS管也使得系統(tǒng)的功耗有所降低。室溫下，整個(gè)電路系統(tǒng)的電流（包含啟動(dòng)電路）為433．08nA，功耗為649．6nW，版圖面積為0．0048mm2，工藝流程與標(biāo)準(zhǔn)CMOS工藝有很好的兼容性。

帶隙基準(zhǔn)；低功耗；亞閾值區(qū)

0 引言

便攜式電子產(chǎn)品已經(jīng)成為當(dāng)今消費(fèi)者的重要需求，SoC技術(shù)的廣泛應(yīng)用已經(jīng)成為當(dāng)今發(fā)展的重要趨勢(shì)，低功耗是SoC系統(tǒng)的發(fā)展目標(biāo)[1]。為了降低功耗，應(yīng)盡可能的減少SoC每一個(gè)子電路的功耗，基準(zhǔn)源作為這些子電路的重要組成部分，發(fā)揮著重要的作用?；鶞?zhǔn)源的設(shè)計(jì)朝著降低電源電壓、降低系統(tǒng)功耗、減小芯片面積、容易集成的方向發(fā)展。

本文設(shè)計(jì)的基準(zhǔn)源電路不包含雙極型晶體管，是由純MOS管組成的基準(zhǔn)電路，其中利用工作在強(qiáng)反型、線性區(qū)的MOS管代替?zhèn)鹘y(tǒng)電阻，其他MOS管都工作在亞閾值區(qū)域[2,3]。這個(gè)工作區(qū)域，可以使得基準(zhǔn)源的功耗在幾百納瓦，采用標(biāo)準(zhǔn)的CMOS工藝技術(shù)，工藝易于集成，沒(méi)有雙極型晶體管和大電阻的使用，芯片的面積也可以有效的降低。

1 電路原理

圖1為帶隙基準(zhǔn)源系統(tǒng)的原理圖，電路包含電流源子電路、偏置電壓子電路、放大器以及啟動(dòng)電路。電流源子電路采用自適應(yīng)的偏置（自偏置）技術(shù)，用一個(gè)工作在線性區(qū)的MOS管電阻MR1代替?zhèn)鹘y(tǒng)的電阻R，產(chǎn)生一個(gè)電流Ip，偏置電壓子電路通過(guò)PMOS電流鏡鏡像電流Ip，并且產(chǎn)生一個(gè)基準(zhǔn)電壓的輸出VREF。偏置電壓子電路由一個(gè)MOS管和兩個(gè)源極耦合對(duì)構(gòu)成。在偏置電壓子電路中M3-M7的柵極和源極兩極電壓和電流源子電路中的MR1構(gòu)成了一個(gè)閉環(huán)的形式。除了MR1所有的MOS管都工作在亞閾值區(qū)[4-7]。MOS電阻MR1工作在強(qiáng)反型的三極管區(qū)。電路具有兩個(gè)相反溫度系數(shù)的電壓，把這兩種溫度系數(shù)的電壓結(jié)合起來(lái)，就可以產(chǎn)生一個(gè)與溫度沒(méi)有關(guān)系的基準(zhǔn)輸出電壓。

圖1 基準(zhǔn)源電路原理圖

基準(zhǔn)輸出電壓的溫度系數(shù)可以表示為：

式（3）表明可以通過(guò)設(shè)置MOS管的寬長(zhǎng)比Ki得到零溫度系數(shù)的輸出基準(zhǔn)電壓，通過(guò)溫度補(bǔ)償就可以得到一個(gè)與溫度沒(méi)有關(guān)系的輸出基準(zhǔn)電壓[8,9]。

2 電路仿真

2.1 直流特性

2．1．1 VREF與T的仿真結(jié)果分析

采用DC仿真[10]，直流電壓為1.5V，得到輸出電壓VREF隨溫度的變化關(guān)系。

圖2 TT工藝角下的VREF與T的關(guān)系

圖2表明，在溫度為-40～80°C范圍內(nèi)，輸出基準(zhǔn)電壓的最大值與最小值之間相差僅為1.95mV，輸出基準(zhǔn)電壓與溫度呈弱相關(guān)，基本不隨溫度的改變而改變。

以思維結(jié)構(gòu)與化學(xué)實(shí)驗(yàn)進(jìn)程相整和為x軸，以思維品質(zhì)為y軸，以能力水平為z軸，建立立方體模型，P(P1思維目的——實(shí)驗(yàn)選題；P2思維材料——實(shí)驗(yàn)設(shè)計(jì)；P3思維過(guò)程——實(shí)驗(yàn)操作；P4思維品質(zhì)——實(shí)驗(yàn)觀察；P5思維監(jiān)控——實(shí)驗(yàn)處理)，T(T1深刻性；T2靈活性；T3獨(dú)創(chuàng)性；T4批判性；T5敏捷性)，L(L1水平 1 實(shí)驗(yàn)儀器及操作的識(shí)別和描述；L2水平2化學(xué)實(shí)驗(yàn)事實(shí)的加工與處理；L3水平3化學(xué)實(shí)驗(yàn)原理的理解和運(yùn)用；L4水平4化學(xué)實(shí)驗(yàn)方案的設(shè)計(jì)和評(píng)價(jià))，并以P1，P2為例進(jìn)行解讀。

2．1．2 溫度系數(shù)

溫度系數(shù)（TC）是衡量帶隙基準(zhǔn)電路的輸出基準(zhǔn)電壓隨著溫度變化的一個(gè)性能指標(biāo)，溫度系數(shù)的表達(dá)式如下[11]：

根據(jù)式（9）可以計(jì)算出溫度在-40～80°C范圍內(nèi)，溫度系數(shù)為25.61ppm/°C，溫度系數(shù)的值越小，表明基準(zhǔn)電壓與溫度的相關(guān)性越弱，溫度系數(shù)和VREF與T的關(guān)系是相互對(duì)應(yīng)的。

2．1．3 VREF與supply power的仿真結(jié)果分析

線性度（LS）表征的是輸出基準(zhǔn)電壓偏離輸出電壓平均值的程度，也可以理解成輸出基準(zhǔn)電壓隨著電源電壓的改變，線性度的表達(dá)式如下[12]：

將電源電壓作為設(shè)計(jì)變量并對(duì)其進(jìn)行掃描，仿真得到VREF隨電源電壓的關(guān)系，并利用公式計(jì)算線性度。

圖3表明電源電壓的范圍為0～2.2V，輸出基準(zhǔn)電壓的穩(wěn)定范圍為1.4～2.2V，在這一電壓范圍內(nèi)輸出僅變化15.09×10-3mV，線性度為18.86ppm/V，輸出基準(zhǔn)電壓不隨電源電壓變化。

圖3 TT工藝角下VREF與電源電壓的關(guān)系

圖4 TT工藝角下I與T的關(guān)系

2．1．4 I與T的仿真結(jié)果分析

圖4表明，電路系統(tǒng)的電流隨著溫度的增加而增大，在溫度變化范圍內(nèi)，電路系統(tǒng)的電流改變量為30.32nA，室溫下電路系統(tǒng)（包含啟動(dòng)電路）的電流為433.08nA，電流完全滿足設(shè)計(jì)要求。

2.2 交流特性

電源抑制比（PSRR）是衡量基準(zhǔn)源電路對(duì)電源線上產(chǎn)生噪聲的抑制能力的性能參數(shù)[13-17]。采用交流仿真，對(duì)基準(zhǔn)進(jìn)行dB（20）輸出。

圖5 TT工藝角下的PSRR

圖5表明在頻率為1～100KHz內(nèi)，電路系統(tǒng)具有較高的抑制噪聲的能力，在頻率為100Hz時(shí)，電源抑制比91.95dB，在PSRR為45dB時(shí)，頻率為46.98KHz，電路系統(tǒng)能夠在較高的頻率范圍內(nèi)很好的抑制電源線上的噪聲。

2.3 瞬態(tài)特性

2．3．1 啟動(dòng)波形分析

這部分采用瞬態(tài)仿真，用啟動(dòng)波形模擬電源上電的情況，啟動(dòng)波形如圖5所示。

圖6 TT工藝角下啟動(dòng)波形

圖6表明，分段信號(hào)在0～250μs范圍內(nèi)電源電壓為0，600μs上升到1.5V，仿真時(shí)間為5ms，分段信號(hào)可以較好的模擬電源上電的情況。

2．3．2 電源上電波形分析

圖7為電源上電波形，采用瞬態(tài)仿真，觀察電路系統(tǒng)的啟動(dòng)速度。

圖7 TT工藝角下電源上電的輸出波形

圖7表明，電路系統(tǒng)的啟動(dòng)時(shí)間為300μs，由于電路系統(tǒng)的啟動(dòng)時(shí)間與電流是一對(duì)矛盾，本電路的電流非常小，相對(duì)的啟動(dòng)時(shí)間要稍長(zhǎng)一些，要在兩者之間折中。

2．3．3 不同工藝角性能參數(shù)對(duì)比

本文對(duì)電路系統(tǒng)進(jìn)行TT、SS、FF三種工藝角仿真，對(duì)比不同工藝偏差下的仿真結(jié)果，表1是不同工藝角下性能參數(shù)的比較。

表1 不同工藝角下的典型參數(shù)總結(jié)

圖8 電路系統(tǒng)版圖

3 電路系統(tǒng)版圖

圖8為電路系統(tǒng)的版圖，在基準(zhǔn)的核心部分為了匹配增加了虛擬晶體管，放大器部分采用二維共質(zhì)心布局，大尺寸的MOS管采用叉指結(jié)構(gòu)匹配，每個(gè)模塊都有獨(dú)立的保護(hù)環(huán)，電路系統(tǒng)的版圖通過(guò)了DRC和LVS驗(yàn)證，整體電路的面積為0.0048mm2(93um×52um)，完全滿足設(shè)計(jì)要求。

4 電路系統(tǒng)后仿真

4.1 寄生參數(shù)的提取

點(diǎn)擊Verify-Argus-Run Argus Rce，在RCExplorer界面選擇正確的配置文件，如下：

圖9 寄生參數(shù)配置文件

點(diǎn)擊RunRCExplorer,完成后生成rce—extracted文件，用于后仿真。

4.2 電路系統(tǒng)后仿真

電路系統(tǒng)后仿真中主要環(huán)節(jié)是提取版圖中的寄生參數(shù)，包括寄生電容和寄生電阻，將提取的寄生參數(shù)用于后仿真，后仿真過(guò)程與前仿大致相同，最重要的環(huán)節(jié)就是寄生參數(shù)提取，如果這部分出現(xiàn)錯(cuò)誤，后仿真是沒(méi)有意義的。表2給出了電路系統(tǒng)在TT工藝角下前仿與后仿的差別。表2表明，電路系統(tǒng)的前仿和后仿結(jié)果近似相同，版圖的匹配及布局是做的很成功的。

表2 TT工藝角下的前仿和后仿的結(jié)果比較

表3列出了本篇設(shè)計(jì)與不同帶隙基準(zhǔn)源的比較。

表3 不同帶隙基準(zhǔn)源的比較

5 結(jié)論

本文采用的是CSMC 0.18 um的標(biāo)準(zhǔn)CMOS工藝技術(shù)，仿真結(jié)果得到當(dāng)溫度變化范圍為-40℃～80℃時(shí)，輸出基準(zhǔn)電壓變化1.95mV，在-40℃～80℃的溫度范圍內(nèi)溫度系數(shù)大約為25.61ppm/℃，輸入電源電壓電壓從1.4～2.2V變化時(shí)輸出電壓大約為633.8mV，線性度為18.86ppm/V。在頻率為100Hz時(shí)電源抑制比為91.95dB，PSRR為45dB時(shí)的頻率為46.98KHz。電路的總電流（包括啟動(dòng)電路）約為433.08nA，在電源電壓為1.5V時(shí)，室溫下電路的功耗約為649.6nW?；鶞?zhǔn)電壓源系統(tǒng)的啟動(dòng)時(shí)間約為300μs。整個(gè)帶隙基準(zhǔn)的芯片面積0.004836mm2。本芯片將于2016年2月完成流片。

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This article uses CSMC 0.18μm standard CMOS process technology, a low power CMOS voltage reference was developed using 0.18μm CMOS process technology, The device consists of MOSFET circuit operated in the subthreshold region and used no resistors, the design of the circuit is composed of pure MOS transistors, does not include the transistors, using a strong-inversion of the MOS transistor instead of resistance, greatly reducing the chip area,working in sub-threshold region MOS transistors also makes the system power consumption is greatly reduced. At room temperature, the current overall circuit (including start-up circuit) is about 433.08nA, the power is 649.6nW, the layout area is 0.0048mm2, process have good compatibility with standard CMOS process.

bandgap reference; low power; subthreshold