劉　敏

(西安電子科技大學 電子信息攻防對抗與仿真重點實驗室， 西安 710071)

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基于Virtex6的高速串行數據采集與傳輸※

劉敏

(西安電子科技大學 電子信息攻防對抗與仿真重點實驗室， 西安 710071)

摘要:隨著現代工業(yè)科技飛速發(fā)展，某些特定的大容量數據系統(tǒng)要求有很高的采樣頻率及較高的通信效率。本文通過ADC12D800RF實現高速采樣，并基于Xilinx Virtex6 FPGA的GTX高速串行接口實現可靠高速傳輸，從而滿足大容量高速數據系統(tǒng)的要求。

關鍵詞:ADC12D800RF；Xilinx Virtex6；GTX

引言

隨著社會的發(fā)展，通信的頻率和速度正在加快，許多復雜系統(tǒng)往往有大容量的信息交換,此時串行通信相較并行通信的優(yōu)點就體現出來了，高速、實時、可靠，使得串行通信成為下一代數據通信的首選[1-2]，而高效率的串行接口又使得轉換器可以擁有更高的采樣頻率。

GTX是Xilinx公司的高速串行接口，ADC12D800RF是有較高采樣速率的模/數轉換器，本文介紹了ADC12D800RF的原理，數據的拼接轉換及Virtex6 的GTX，并且實現了Virtex6與Virtex5之間的通信。

1ADC12D800RF

ADC12D800RF是12位雙通道，采樣速率為1.0~1.6 Gsps,最高采樣輸入頻率達2.7 GHz的ADC[3]。

1.1技術特點

TI公司的ADC12D800RF，其主要特點如下：①工作模式為交替單通道/獨立雙通道；②分辨率為12位；③最高轉換速率為1600 Msps；④輸入時鐘頻率范圍為200~800 MHz；⑤無雜散動態(tài)范圍(SFDR)為63.1 dBc， AIN=1 498 MHz @ -0.5 dBFS；⑥模擬輸入帶寬為-3 dB：2 700 MHz；⑦差分模擬輸入電壓為600 mVpp；⑧輸出方式為LVDS電平(1∶1/1∶2)；⑨功耗為2.5 W。

1.2主要組成部分

ADC12D800RF主要由輸入模塊、時鐘控制模塊、控制/狀態(tài)及其他邏輯模塊、控制接口、SPI接口和輸出模塊等組成，硬件結構如圖1所示。模擬輸入有I、Q兩個通道，每通道有一對差分輸入，經過一個多路復用器進入T/H電路(追蹤保持解調技術)，然后進入兩片ADC。每片ADC可以有兩路LVDS輸出或者一路，具體是由多種不同模式決定，而控制接口或者SPI決定了ADC使用哪種模式進行采樣。

圖1　ADC12D800RF系統(tǒng)結構圖

1.3工作模式及控制

可以通過SPI或者9個控制接口來控制ADC工作模式，本文采用控制接口來控制，即Non-ECM模式。9個控制接口分別是：

① DES:雙邊沿采樣模式選擇。若此標志位置高則是雙邊沿采樣，I、Q通道都采樣I通道的模擬輸入信號，Q通道模擬數據忽略，且在數據的上升沿和下降沿都采樣；否則，I、Q通道各自采集各自的模擬輸入信號，且只在上升沿采樣。本文是雙邊沿采樣，即DES = 1。

② CalDly:校準延遲選擇。決定在自動校準初始化完成前等待時間的長短。本文中CalDly為0。

圖2　多路雙邊沿采樣模式

③ ECE:擴展控制端口使能。次標志位置高時SPI接口無效，所有設定由控制接口決定，否則由SPI通過控制寄存器來決定。本文中ECE為1。

④ PDI/PDQ:I/Q通道是否上電。本文中I、Q通道都用到了，即PDI/PDQ都為0。

⑤ TPM:測試模式選擇。若此標志置高，ADC會連續(xù)產生規(guī)律模擬數據；否則是非測試模式，采樣外部輸入模擬數據。本文中TPM為0。

⑥ NDM:多路選擇模式。次標志位置高是不分路模式，即每路ADC只有單路輸出；否則是多路模式，每路ADC有兩路輸出。本文是多路模式，即NDM為0。

⑦ FSR:滿量程輸入范圍選擇。決定模擬輸入信號的電壓范圍，本文中FSR為0，正常輸入電壓為600 mV。

⑧ DDRPh:數據和數據時鐘相位關系選擇。置高時，數據和數據時鐘差90°，否則相差0°。本文中DDRPh為1。

本文采用的是雙邊沿多路采樣，時序圖如圖2所示。Vin是模擬輸入信號；CLK是采樣時鐘(500 MHz)；DQd、DId、DQ、DI是4路LVDS數據輸出，從圖中可以看出ADC在上升沿和下降沿都有采樣。DId、DI是I通道的輸出，DI比DId晚1個周期采樣，DQd、DQ同理；CLK是數據時鐘(250 MHz)。

2高速串行接口GTX

Virtex6是Xilinx公司推出的高性能40 nm FPGA系列，相較前一代產品功耗降低多達50%，成本降低多達20%。該系列產品進行了組合優(yōu)化，包括靈活性、硬內核IP、收發(fā)器功能以及開發(fā)工具支持， 從而可以幫助客戶滿足市場需求，在追求更高帶寬的同時, 適應不斷演化的標準以及苛刻的性能要求。

在Xilinx公司的Virtex6 FPGA中，GTX作為一種低功耗的吉比特收發(fā)器，配置靈活、功能強大，并與FPGA內部的其他邏輯資源緊密聯(lián)系，可用于實現多種高速接口(如XAUI、PCI-E等)。Virtex6系列的FPGA中，GTX串行傳輸速度為 600 Mbps～6.6 Gbps[4]，支持收發(fā)雙向，且收發(fā)雙向獨立。GTX接收和發(fā)送方向均由物理媒介適配層PMA(Physical Media Access )和物理編碼子層PCS(Physial Code Subplayer)兩部分組成，PCS提供豐富的物理編碼層特性，包括周期冗余檢測CRC(Cyclic Redundancy Check)、8b/10b編碼。發(fā)送FIFO、8b/10b解碼及用于通道綁定和時鐘校準的彈性緩沖器等模塊；PMA部分為模擬電路，提供高性能的串行接口特性，如預加重、均衡等功能，主要包括串行轉換、差分接收器、并串轉換及時鐘數據恢復(CDR)等模塊[5]。GTX結構圖略——編者注。

2.1GTX使用注意事項

對于GTX的參考時鐘，可以由外部晶振提供、相鄰的Quad提供或者內部提供[6-7]。本文用到了12個GTX接口，每個接口有3個Quad模塊，112號Quad模塊用的外部時鐘芯片CDCE62005輸出差分參考時鐘，113號Quad模塊用的相鄰Quad112的時鐘，114號Quad模塊用的相鄰的Quad115的參考時鐘，而115號Quad模塊參考時鐘也是由CDCE62005提供。

GTX的用戶時鐘有些可以供外部使用，發(fā)送端用戶時鐘TXUSRCLK2是由TXOUTCLK驅動，接收端用戶時鐘RXUSRCLK2是由RXRECCLK驅動，即是從接收到的數據里恢復出來的時鐘。要注意發(fā)送端還有另外一個用戶時鐘TXUSRCLK，是PCS內部邏輯時鐘，不允許用戶直接使用，接收端的RXUSRCLK類似。

TXUSRCLK的速率可以由下式求得：

(1)

而線速率是3 Gbps，數據位寬是16位，所以用戶時鐘是150 MHz。接收端、發(fā)送端的TXUSRCLK2、RXUSRCLK2可以輸出供外部模塊使用，例如FIFO、DDR、TLK等，本文GTX作為發(fā)送端，GTX接口前面的FIFO讀時鐘和加K字符模塊就是用的發(fā)送端用戶時鐘。

要使用GTX必須要進行復位操作，而且必須等到GTX復位完成才可以進行傳輸，發(fā)送端要等到TXRESETDONE位拉高，接收端等到TXRESETDONE拉高。若是有板間通信，則要等到兩邊的GTX都復位完成，本文就是在Vertex5接收端和Vertex6發(fā)送端都復位完成后才開始發(fā)送數據。

另外一個要點就是comma的檢測，GTX檢測comma對齊，本文使用的控制字符是K28.5。在發(fā)送數據前先發(fā)送一端足夠長的控制字符，此時TXCHARISK=2'b01;然后發(fā)送數據，TXCHARISK=2'b00;接收端通過TXCHARISK判斷當前接收到的是同步字符還是數據。

2.2GTX的環(huán)回測試

如果要檢測GTX間連接是否正常，可以通過環(huán)回來檢測。正常工作模式時LOOPBACK為3'b000，而環(huán)回模式共有4種：

① 近端PCS環(huán)回，即圖中的路徑①，數據流僅通過近端GTX的PCS部分，可用于驗證近端GTX中PCS收發(fā)雙向的設置，此時LOOPBACK為3′b001；

② 近端PMA環(huán)回，即圖中的路徑②，數據流通過近端GTX的PCS、PMA,可用于驗證近端GTX發(fā)雙向的設置，此時LOOPBACK為3'b010；

③ 遠端PMA環(huán)回，即圖中的路徑③，數據流通過近端GTX的PCS和PMA，遠端的GTX的PMA部分，通過兩個GTX之間的物理連線，驗證兩個GTX之間物理聯(lián)系的可靠性，以及驗證兩個GTX的PMA部分設置的正確性，此時LOOPBACK為3'b100；

④ 遠端PCS環(huán)回，即圖中的路徑④，驗證近端收發(fā)器和遠端收發(fā)器的通信狀況[7]，此時LOOPBACK為3'b110。

環(huán)回測試示意圖如圖3所示。

圖3　環(huán)回測試示意圖

3系統(tǒng)框架、實驗結果及分析

本文實現高速數據采樣并傳輸的作用，前端由ADC12D800RF采集數據，通過高速串行接口GTX實現FPGA間的通信。采樣時鐘是500 MHz，FPGA芯片分別是Virtex6系列XC6VLX240T和Virtex5系列的VC5VFX240 t，GTX的參考時鐘是150 MHz，數據位寬是16位，數據傳輸速率為3 Gbps。系統(tǒng)示意圖如圖4所示，高速ADC采樣得到4路數據，按照高低位合成64位，依次循環(huán)寫進3個FIFO，再從每個FIFO里讀出數據，再分成4路16位數據，加上K字符之后送入GTX，經過它發(fā)送至3片Virtex5的GTX，每個Virtex5接收4路GTX數據，再作進一步處理。系統(tǒng)框架如圖4所示。

圖4　系統(tǒng)框架

高速ADC的采樣結果如圖5所示。

圖5　ADC12D800RF采樣結果

模擬輸入信號是正弦波，可以看到4路輸出也是正弦波。模擬產生4路遞增碼，通過GTX發(fā)送至另外一片FPGA，發(fā)送和接收分別如圖6、圖7所示。

圖6　發(fā)送端數據

從圖6和圖7中可以看出，GTX傳輸之后數據既無丟失，也沒有出現亂碼，可靠快速地實現了高速數據傳輸任務。

圖7　接收端數據

結語

本文通過對高速信號采集器ADC12D800RF、高速串行數據接口GTX的介紹和實驗，可靠、高速、實時地完成了大容量數據的傳輸。高速串行接口在提高數據傳輸速率的同時，使得處理更多更大數據成為可能，也就催生了采樣速率更高的轉換器，這些都對高速數據的處理、傳輸和存儲有積極的影響。

參考文獻

[1] 田耕,徐文波.Xilinx FPGA開發(fā)使用教程[M].北京:清華大學出版社,2012.

[2] 田耕,胡彬,徐文波.Xilinx ISE Design suite 10.x FPGA開發(fā)指南[M].北京:人民郵電出版社,2008.

[3] Texas Instruments.ADC12D800/500RF 12-Bit,1.6/1.0 GSPS RF Sampling ADC,2011.

[4] Xilinx Conpration.Virtex-6 FPGA GTX transceivers user guide,2011.

[5] 李坤,朱紅.Virtex-6 GTX高速串行傳輸原理與仿真[J].大眾科技,2010(10).

[6] 席鵬飛,范曉星,冉焱，等.基于RocketIO的FPGA互連研究及應用[J].電子科技,2015，28(1).

[7] 蘇秀妮.基于RocketIO高速串行通信接口的研究與實現[D].西安：西安電子科技大學,2013.

劉敏(碩士)，研究方向為大容量高速數據存儲。

Mouser備貨 Murata微型ZPA系列電容式MEMS壓力傳感器

貿澤電子 (Mouser Electronics)開始分銷Murata的ZPA系列 MEMS壓力傳感器。該小型 (2.3 mm×2.6 mm) 微機電系統(tǒng) (MEMS) 傳感器可提供范圍為300～1 100 hPa、分辨率低至0.016 Pa的高精度壓力讀數。

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High-speed Serial Data Collection and Transmission Based on Virtex6※

Liu Min

(Key Lab of Electronic Information Countermeasure and Simulation,Xidian University,Xi’an 710071,China)

Abstract：With the rapid development of the industrial technology,high sampling frequency and communication efficiency are required in some large capacity data system.In the paper,the high-speed sampling is realized through using the ADC12D800RF,and the high-speed serial interface based on Virtex6 FPGA GTX is implemented to achieve reliable and high-speed transmission,so as to meet the requirements of large capacity data system.

Key words:ADC12D800RF;Xilinx Virtex6;GTX

收稿日期：(責任編輯：楊迪娜2015-08-18)

中圖分類號:TP274

文獻標識碼:A