董　輝，馬祖杰

(浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

基于Cadence的DDR2串?dāng)_研究與仿真

董輝，馬祖杰

(浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

摘要：隨著系統(tǒng)的工作頻率及信號邊沿轉(zhuǎn)換速率的不斷提高，串?dāng)_對于信號完整性的影響日益突出.通過對傳輸線串?dāng)_形成機(jī)理的分析，使用Cadence仿真軟件對系統(tǒng)中的DDR2 SDRAM的數(shù)據(jù)線進(jìn)行串?dāng)_仿真，給出了合理處理串?dāng)_問題的解決方案.對于數(shù)據(jù)線的近端串?dāng)_和遠(yuǎn)端串?dāng)_仿真分析，在理論及仿真結(jié)果的基礎(chǔ)上，可以通過減小耦合線長度、增大耦合線間距和減小反射等方法降低串?dāng)_對于電路的影響.筆者提出了PCB設(shè)計(jì)中抑制串?dāng)_的一些有效措施，對于DDR2 SDRAM的信號完整性設(shè)計(jì)有一定的指導(dǎo)意義.

關(guān)鍵詞：串?dāng)_；近端串?dāng)_；遠(yuǎn)端串?dāng)_；耦合

當(dāng)今，信號頻率日益提高，電路板的面積越來越小，因此信號完整性問題現(xiàn)象也就越發(fā)的凸顯出來[1].而在信號完整性的問題中，串?dāng)_則是造成其主要的噪聲之一.隨著數(shù)字系統(tǒng)的工作速度的增加，布線密度的增加，串?dāng)_對于系統(tǒng)所產(chǎn)生的影響越來越嚴(yán)重.過大的串?dāng)_會嚴(yán)重影響系統(tǒng)的性能，造成不可估量的損失[2].伴隨著電子系統(tǒng)時(shí)鐘頻率的提高，存儲器技術(shù)特別是DRAM技術(shù)也得到了飛速發(fā)展.目前，DDR2高速內(nèi)存在嵌入式系統(tǒng)的應(yīng)用中擔(dān)任著中流砥柱的角色.在DDR2的應(yīng)用中，信號完整性是必須要重點(diǎn)考慮的問題.由于DDR2傳輸速度快，傳輸線較多，由此引發(fā)的串?dāng)_問題是信號完整性設(shè)計(jì)中的重點(diǎn).通過研究串?dāng)_的原理，借助cadence仿真軟件對于DDR2走線所產(chǎn)生的串?dāng)_問題進(jìn)行研究，并根據(jù)仿真結(jié)果提出了幾種抑制串?dāng)_的方法.

1串?dāng)_形成的機(jī)理

串?dāng)_源于不同網(wǎng)絡(luò)的傳輸及返回路徑間邊緣電場所引起的互容以及邊緣磁場所引起的互感共同作用引起的噪聲干擾[3].串?dāng)_會帶來兩個(gè)網(wǎng)絡(luò)之間的信號完整性問題，在電路中的所有的網(wǎng)絡(luò)之間都存在著串?dāng)_問題，通常將攜帶噪聲的網(wǎng)絡(luò)稱之為攻擊網(wǎng)絡(luò)，而把受其他網(wǎng)絡(luò)干擾而被動(dòng)產(chǎn)生噪聲的網(wǎng)絡(luò)稱之為受害網(wǎng)絡(luò)[4].

串?dāng)_分為容性串?dāng)_和感性串?dāng)_.通常，容性串?dāng)_和感性串?dāng)_是同時(shí)發(fā)生的.容性耦合源于攻擊網(wǎng)絡(luò)上的電壓產(chǎn)生改變，變化的電壓在受害網(wǎng)絡(luò)上引起感應(yīng)電流進(jìn)而導(dǎo)致電磁干擾.感性耦合源于攻擊網(wǎng)絡(luò)上的電流產(chǎn)生變化，變化的電流在受害網(wǎng)絡(luò)上引起感應(yīng)電壓進(jìn)而導(dǎo)致電磁干擾[5].這就是串?dāng)_產(chǎn)生的物理根源.在容性耦合和感性耦合的共同作用下，將接近受害網(wǎng)絡(luò)近端所產(chǎn)生的串?dāng)_稱為近端串?dāng)_，記為VNE.接近受害網(wǎng)絡(luò)遠(yuǎn)端所產(chǎn)生的串?dāng)_稱為遠(yuǎn)端串?dāng)_，記為VFE.通過部分簡化的假設(shè)，可以得到串?dāng)_在理論上的計(jì)算公式[6].

近端串?dāng)_總噪聲為

(1)

遠(yuǎn)端串?dāng)_總噪聲為

(2)

其中：CmL為單位長度互容；LmL為單位長度互感；CL為信號路徑上單位長度電容；LL為信號路徑上單位長度電感；v為信號傳輸速度；L為兩條耦合線之間耦合區(qū)域的長度；RT為干擾源的上升時(shí)間.

互連系統(tǒng)中，所有的主要部件(例如：PCB、封裝、連接器等)都可能產(chǎn)生較大的串?dāng)_，從而對系統(tǒng)系能造成損傷[7].由以上分析可知：影響串?dāng)_的因素主要包括線間距、耦合長度、干擾源信號頻率、傳輸線阻抗以及反射等，下面將通過仿真對比研究這些因素對于串?dāng)_的影響.

2DDR2串?dāng)_分析

設(shè)計(jì)采用兩片型號為MT47H64M16的DDR2 SDRAM，其中每一片的MT47H64M16中包含16 bit數(shù)據(jù)線，故2片MT47H64M16共有32 bit的數(shù)據(jù)總線與DSP互連.數(shù)據(jù)線采用點(diǎn)對點(diǎn)連接的方式，而2片DDR2 SDRAM則共享地址線和控制命令線.

根據(jù)DDR2 SDRAM的技術(shù)文檔可知：MT47H64M16數(shù)據(jù)總線的高電平電壓門限值為VREF+0.25,低電平電壓門限值為VREF-0.25，其中VREF為數(shù)據(jù)線的參考電平(0.9 V).設(shè)計(jì)要求串?dāng)_電壓與噪聲疊加到數(shù)據(jù)線上以后，不會影響門限電壓對高低電平的判決，由以上計(jì)算可得，為不影響對于低電平的判斷，其峰值應(yīng)小于0.65 V，為不影響對于高電平的判斷，其峰值應(yīng)大于1.15 V.根據(jù)DSP的技術(shù)文檔可知，TMS320DM6437與DDR2 SDRAM數(shù)據(jù)總線所連接的引腳電平類型為SSTL_18，而SSTL_18高電平門限電壓為VREF+0.125，低電平門限為VREF-0.125，其中VREF為參考電平(0.9 V).同樣設(shè)計(jì)要求串?dāng)_電壓與噪聲疊加到數(shù)據(jù)線上以后，不會影響門限電壓對高低電平的判決，故可知不影響低電平判斷的峰值應(yīng)小于0.775 V，不影響高電平判斷的峰值應(yīng)大于1.025 V[8].

3仿真分析串?dāng)_

3.1建立串?dāng)_仿真模型

采用Cadence公司的SigXplorer信號完整性仿真軟件對DDR2 SDRAM的數(shù)據(jù)線的串?dāng)_進(jìn)行仿真.首先獲取器件MT47H64M16和TMS320DM6437的IBIS模型，并利用Cadence公司的Model Integrity將IBIS模型轉(zhuǎn)換成DML模型.然后提取MT47H64M16的數(shù)據(jù)線與DSP引腳相連的實(shí)際拓?fù)浣Y(jié)構(gòu)進(jìn)行仿真.通常相鄰最近的兩條攻擊網(wǎng)絡(luò)對于受害網(wǎng)絡(luò)產(chǎn)生的噪聲最嚴(yán)重，一般只考慮受害網(wǎng)絡(luò)與兩條臨近的攻擊網(wǎng)路之間的耦合，就可以包括總噪聲值的95%[9].故給出三平行傳輸線串?dāng)_模型如圖1所示.

圖1　三平行傳輸線串?dāng)_模型Fig.1　Three parallel transmission line crosstalk model

3.2耦合長度對串?dāng)_的影響

由式(2)可知：信號的耦合長度與傳輸線的遠(yuǎn)端串?dāng)_成正比關(guān)系，即耦合長度越長，傳輸線的遠(yuǎn)端串?dāng)_越嚴(yán)重.圖2為耦合間距為10 mil情況下不同的耦合線長度的仿真結(jié)果，圖3為串?dāng)_噪聲與耦合線長度的關(guān)系曲線.

圖2　耦合長度Fig.2　The coupling length

由圖2可見：當(dāng)線間距固定以后，串?dāng)_噪聲與耦合線的長度為正比例關(guān)系.當(dāng)信號的耦合線長度增加時(shí)，信號所受到的遠(yuǎn)端串?dāng)_總噪聲急劇增加.圖3表明串?dāng)_噪聲在耦合線長度小于3 kmil時(shí)的值較小，當(dāng)耦合長度達(dá)到3 kmil時(shí)，串?dāng)_噪聲的值急劇增加.由式(2)可知：耦合線的長度對于遠(yuǎn)端串?dāng)_的影響較大，所以在滿足設(shè)計(jì)條件的情況下，要盡量控制平行走線的長度，以此達(dá)到減小串?dāng)_噪聲的目的.

圖3　串?dāng)_噪聲與耦合線長度關(guān)系曲線Fig.3　Crosstalk noise and coupling curve

3.3耦合線間距對串?dāng)_的影響

由式(1)可知：串?dāng)_噪聲與互感和互容值的大小有關(guān)，而互感和互容值隨著耦合線的間距增大而減小，故當(dāng)其他條件不變時(shí)，串?dāng)_噪聲與耦合間距有關(guān).圖4耦合線長度為3 000 mil時(shí)不同的耦合線間距的仿真結(jié)果，圖5為串?dāng)_噪聲與耦合線間距的關(guān)系曲線.

圖4　耦合線間距Fig.4　The coupling line spacing

由圖4可得：串?dāng)_噪聲隨著耦合線間距增大而減小，尤其對于遠(yuǎn)端串?dāng)_的影響是巨大的.在其他因素不變的條件下，耦合間距增大一倍，串?dāng)_幅值約減小一倍.減小串?dāng)_噪聲的有效方法包含適當(dāng)增大導(dǎo)線之間的間距，當(dāng)導(dǎo)線之間的間距大于等于線寬的兩倍時(shí)，可以保證達(dá)到最壞情況下的串?dāng)_噪聲值控制在5%以下[10].由圖5可得：當(dāng)布線空間較小時(shí)，可以采用2 W原則，當(dāng)耦合線間距滿足2 W原則時(shí)，串?dāng)_的噪聲下降較多，可以滿足系統(tǒng)的設(shè)計(jì)要求.

圖5　串?dāng)_噪聲與耦合線間距關(guān)系曲線Fig.5　Crosstalk noise and coupling curve

3.4反射對串?dāng)_的影響

分別對于攻擊線及受害線采取都未端接電阻、僅攻擊線端接、僅受害線端接及攻擊線和受害線都端接電阻的情況下進(jìn)行仿真，研究反射對于串?dāng)_的影響，圖6～8為不同端接情況下串?dāng)_噪聲的仿真結(jié)果.

圖6　都未端接Fig.6　All are without impedance matching

圖7　被干擾源未端接Fig.7　Victim line without impedance matching

圖8　全部串聯(lián)60 Ω電阻Fig.8　All series 60 Ω resistance

由圖6～8仿真結(jié)果可知：當(dāng)未采取任何端接時(shí)，傳輸線上由于阻抗不匹配會引起反射問題，此時(shí)反射最大，串?dāng)_也是最大.當(dāng)受害線與攻擊線都端接時(shí)，傳輸線實(shí)現(xiàn)了阻抗匹配，此時(shí)反射最小，系統(tǒng)串?dāng)_最小.

4結(jié)論

對DDR2 SDRAM互連線之間的串?dāng)_問題進(jìn)行研究，理論分析了一些參數(shù)對于串?dāng)_的影響，通過Cadence公司的SigXplorer仿真軟件對PCB整板進(jìn)行布線后仿真，根據(jù)仿真分析的結(jié)果可得減少串?dāng)_的一般規(guī)則：在布線空間允許的條件下，盡量加大相鄰走線之間的線間距，減小平行走線的長度；相鄰信號層的走線盡量垂直，以減小相鄰層的耦合；加入端接匹配電阻可以減小串?dāng)_的幅度；減小信號層與電源層或地層之間的介質(zhì)厚度可以有效減小串?dāng)_；布線空間允許的條件下，對于高速信號提供包地可以減小兩條信號線間的耦合，進(jìn)而減小串?dāng)_.

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(責(zé)任編輯：劉巖)

Research and simulation of DDR2 crosstalk based on the Cadence

DONG Hui, MA Zujie

(College of Information Engineering, Zhejiang University of Technology, Hangzhou 310023, China)

Abstract:With the increase of the operating frequency and the signal edge conversion rate, the influence of crosstalk on signal integrity is becoming more and more prominent. Through the analysis of the formation mechanism of the transmission line crosstalk, the Cadence simulation software is used to simulate the crosstalk of DDR2 SDRAM in the system, It gives a reasonable solution to the problem of crosstalk process. Based on the simulation analysis of the near-end crosstalk and far-end crosstalk of the data line, it can be concluded that the influence of crosstalk on the electric circuit can be reduced through reducing the coupling line length, increasing the spacing of coupling line, and reducing reflection. At the end of this paper, some effective measures to restrain crosstalk in PCB design are proposed. It will have some guidance for the design of signal integrity of DDR2 SDRAM.

Keywords:crosstalk; near-end crosstalk; far-end crosstalk; coupling

收稿日期：2015-11-19

作者簡介：董輝(1979—)，男，浙江永康人，副教授，研究方向?yàn)榍度胧较到y(tǒng)技術(shù)，E-mail：hdong@zjut.edu.cn.

中圖分類號：TN972

文獻(xiàn)標(biāo)志碼：A

文章編號：1006-4303(2016)03-0266-04