黎高峰+劉川+韓團(tuán)軍

摘要：針對(duì)傳統(tǒng)設(shè)計(jì)信號(hào)發(fā)生器需要龐大的電路的問題。該文提出了一種基于FPGA的信號(hào)波形發(fā)生器，實(shí)現(xiàn)產(chǎn)生任意波形信號(hào)的設(shè)計(jì)。設(shè)計(jì)中利用硬件語言VHDL設(shè)計(jì)了所需的各個(gè)硬件模塊。通過硬件平臺(tái)QuartusII實(shí)現(xiàn)了方波，鋸齒波，三角波，正弦波等波形。通過結(jié)果分析，設(shè)計(jì)波形效果較好，有一定的工程實(shí)際意義。

關(guān)鍵詞：FPGA ； QuartusII； 信號(hào)發(fā)生器

中圖分類號(hào)：TP391 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）16-0224-03

Abstract： It requires enormous problem for the traditional circuit design signal generator. This paper presents a FPGA-based signal waveform generator， to achieve arbitrary waveform signal generated design. Design using hardware language VHDL design the required individual hardware modules. QuartusII hardware platform to achieve a square， ramp， triangle wave， sine wave waveform. By results of the analysis， design waveform better， there are certain engineering significance.

Key words：FPGA； QuartusII； signal generator

隨著電子技術(shù)的迅速發(fā)展，科技工作者對(duì)現(xiàn)代電子測(cè)量儀器要求越來越高，這樣能夠產(chǎn)生方波、三角波等符合標(biāo)準(zhǔn)的波形，以及根據(jù)所需產(chǎn)生任意的波形的信號(hào)發(fā)生器顯得尤為重要。傳統(tǒng)信號(hào)發(fā)生器，都是采用成本較高的專用集成芯片來完成的，實(shí)現(xiàn)起來電路比較復(fù)雜，受到外界噪聲影響比較大，同時(shí)控制頻率輸出不夠靈活。

本文提出了一種基于FPGA的信號(hào)波形發(fā)生器，實(shí)現(xiàn)產(chǎn)生任意波形信號(hào)的設(shè)計(jì)。利用累加器對(duì)所需頻率按照所需的步進(jìn)對(duì)其增量進(jìn)行設(shè)置，得到的值就為設(shè)計(jì)所需的地址碼，同時(shí)獲取提前設(shè)計(jì)好的ROM中設(shè)計(jì)好的波形數(shù)據(jù)，經(jīng)過相應(yīng)的D/A進(jìn)行轉(zhuǎn)換，再進(jìn)行平滑濾波得到所需的波形。通過硬件平臺(tái)實(shí)現(xiàn)了不同要求的波形。通過結(jié)果分析，設(shè)計(jì)波形效果較好，有一定的工程實(shí)際意義。

1系統(tǒng)的設(shè)計(jì)基本原理

DDS進(jìn)行頻率合成是直接從“相位”的概念出發(fā)。所需要的是相位累加，可以通過寄存器和相應(yīng)的加法器來實(shí)現(xiàn)。實(shí)現(xiàn)的原理為當(dāng)有時(shí)鐘脈沖fc時(shí)，加法器對(duì)寄存器的輸出和頻率控制字進(jìn)行相加。得到數(shù)據(jù)通過反饋給倒寄存器的相應(yīng)輸入端。等到需要改變頻率再進(jìn)行相加?？梢钥闯霎?dāng)有一個(gè)鐘脈沖輸是，相位累加起就累加一次，得到的信號(hào)的相位是由累加器輸出結(jié)果產(chǎn)生的，DDS的信號(hào)輸出相應(yīng)的頻率為累加其輸出的頻率。

也就是相位累加器的溢出頻率。一種全數(shù)字的頻率合成方基本結(jié)構(gòu)由四個(gè)部分構(gòu)成，主要有相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器，如圖1所示。

2系統(tǒng)模塊設(shè)計(jì)

系統(tǒng)框圖由FPGA存儲(chǔ)數(shù)據(jù)及DDS實(shí)現(xiàn)、DAC數(shù)字波形轉(zhuǎn)換得到模擬波形、程控增益，實(shí)現(xiàn)電壓伏值控制、信號(hào)調(diào)理，濾波這四個(gè)模塊組成，整體系統(tǒng)框圖如圖2所示。

3 單元模塊系統(tǒng)設(shè)計(jì)

3.1 寄存器和相位累加器的設(shè)計(jì)原理

設(shè)計(jì)中對(duì)所需的累加器和寄存器作用是實(shí)現(xiàn)累加功能，從而來得到可調(diào)的波形頻率。用VHDL進(jìn)行設(shè)計(jì)。相位累加與相位寄存器的框圖如圖3所示。

3.2 波形ROM的設(shè)計(jì)

ROM設(shè)計(jì)不同波形所需的ROM是不一樣的，設(shè)計(jì)方法是相同的，首先要確定所需波形ROM的數(shù)據(jù)子長，同時(shí)要知道所需地址的位數(shù)。通過實(shí)際設(shè)計(jì)可以得到一般情況下ROM的子長是小于地址位數(shù)的，設(shè)計(jì)中選擇的DA轉(zhuǎn)換的位數(shù)是10，可以得到ROM字長應(yīng)該也為10。同理可以得到地址位數(shù)為8。波形的存儲(chǔ)器是通過相位累加到的高8位數(shù)據(jù)作為地址線來尋址。設(shè)計(jì)中以正弦信號(hào)數(shù)據(jù)的產(chǎn)生來進(jìn)行設(shè)計(jì)可以直接在QuartusII下設(shè)計(jì)也可以通過：MATLAB編輯程進(jìn)行相應(yīng)的編輯。得到所需二進(jìn)制數(shù)據(jù)通過VHDL程序來實(shí)現(xiàn)對(duì)應(yīng)波形ROM的設(shè)計(jì)。

3.3頻率控制模塊設(shè)計(jì)

實(shí)際中要輸出的信號(hào)頻率大小可通過鍵盤進(jìn)行設(shè)置。實(shí)際中所需信號(hào)的頻率一般跨度很大，大小頻率變化實(shí)現(xiàn)需要很長的時(shí)間通過控制步進(jìn)得到，這樣設(shè)計(jì)控制模塊就要以最簡方法設(shè)計(jì)，設(shè)計(jì)中使用四個(gè)按鍵實(shí)現(xiàn)直接輸入所需頻率。

4 系統(tǒng)的軟件設(shè)計(jì)

實(shí)現(xiàn)這個(gè)設(shè)計(jì)的方法由公式可以看出，當(dāng)確定后和K的值有一定的比例關(guān)系，通過其線性比例關(guān)系可以得到頻率時(shí)對(duì)應(yīng)的所需K的值，計(jì)算得到的K就是步進(jìn)1HZ對(duì)應(yīng)的K變化的大小，步進(jìn)就是利用此原理進(jìn)行設(shè)計(jì)，設(shè)計(jì)中如果步進(jìn)要整數(shù)倍的進(jìn)行增加，設(shè)計(jì)中只需要按照倍數(shù)增加的值就能實(shí)現(xiàn)任意整數(shù)倍的信號(hào)步進(jìn)變化。系統(tǒng)的整體控制頻率流程圖如圖4所示。

5仿真結(jié)果與分析

5.1鋸齒波仿真結(jié)果

由于幅度和頻率調(diào)節(jié)在設(shè)計(jì)結(jié)果中不好表示以，設(shè)計(jì)中可以設(shè)計(jì)給定頻率和幅度恒定的波形，設(shè)計(jì)鋸齒波數(shù)據(jù)如圖5所示。

5.2 正弦波仿真結(jié)果

同樣的條件下實(shí)現(xiàn)了頻率和幅度恒定的正弦波如圖7所示。

5.3 三角波仿真結(jié)果

下圖設(shè)計(jì)出了相應(yīng)的三角波如圖7所示。

5.4 方波仿真結(jié)果與分析

相應(yīng)的方波的設(shè)計(jì)結(jié)果如圖8所示。

6 結(jié)論

本文實(shí)現(xiàn)了一種任意波形發(fā)生器系統(tǒng)，各模塊利用硬件描述語言進(jìn)行設(shè)計(jì)，最終利用FPGA硬件平臺(tái)對(duì)其進(jìn)行硬件測(cè)試，通過硬件平臺(tái)實(shí)現(xiàn)了不同要求的波形。通過結(jié)果分析，設(shè)計(jì)波形效果較好，這種波形發(fā)生器同時(shí)可以根據(jù)工程實(shí)際需要實(shí)現(xiàn)不同的調(diào)制功能。輸出信號(hào)的頻率穩(wěn)定度較高，有一定的工程實(shí)際意義。

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