白　玉，楊斌斌，楊承志，王　龍

(1. 沈陽航空航天大學 電子信息學院，遼寧 沈陽 110136；2.空軍航空大學 信息對抗系，吉林 長春 130022)

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基于AD9129的寬帶信號源設計

白玉1，楊斌斌1，楊承志2，王龍2

(1. 沈陽航空航天大學 電子信息學院，遼寧 沈陽 110136；2.空軍航空大學 信息對抗系，吉林 長春 130022)

針對電子戰(zhàn)中雷達對高抗干擾性和高分辨率的需求，設計了具有大帶寬、高頻率的寬帶雷達信號源。以FPGA為核心，采用面積換速度的思想，在FPGA中設計了多個信號生成單元，以這些單元產(chǎn)生多路參數(shù)相關的信號，通過多路并串轉(zhuǎn)換合成一路高頻信號，結(jié)合一片采樣率高達2.85GS/s的高速D/A芯片進行數(shù)模轉(zhuǎn)換，完成了寬帶信號源的設計。通過MATLAB仿真，驗證了該方法的有效性，最后利用頻譜儀測試了信號源的性能指標，實測表明該信號源輸出頻率范圍介于DC～1 000MHz，整體設計符合雷達應用需求。

FPGA；面積換速度；AD9129；寬帶信號源

0　引言

伴隨著電子戰(zhàn)的發(fā)展，不僅要求現(xiàn)代雷達要具有良好的目標識別與超近程的探測能力，還要求其具備極高的距離分辨力和很強的抗干擾性能，這就要求雷達的發(fā)射信號具備大帶寬。近年來由于匹配濾波技術和脈沖壓縮技術的發(fā)展，如脈內(nèi)寬帶線性調(diào)頻信號(WidebandLinearFrequencyModulationSignal,WLFM)在雷達系統(tǒng)中得到了廣泛使用，它正好符合雷達距離分辨力和大探測范圍的需求。

用數(shù)字方法產(chǎn)生寬帶線性調(diào)頻信號，無論在頻率、幅度以及信號的信噪比等方面均優(yōu)于模擬方法，且具有精度高、外圍電路簡單等優(yōu)點。目前使用數(shù)字方式產(chǎn)生信號主要通過直接數(shù)字頻率合成(DirectDigitalFrequencySynthesis,DDS)[1]法來實現(xiàn)。DDS雖然受限于FPGA的時鐘頻率，但其具有很強的靈活性。近年來，由于FPGA的工作頻率隨著集成電路的發(fā)展不斷提高，越來越多的設計開始采用這種方法。例如參考文獻[2]、[3]采用DDS的思想分別介紹了使用可編程邏輯器件CPLD和FPGA控制DDS芯片來產(chǎn)生線性調(diào)頻信號。參考文獻[4]利用FPGA提供的知識產(chǎn)權核資源，在FPGA中直接調(diào)用多個DDS核來產(chǎn)生波形。

上述這些設計，普遍具有花費大、設計周期長、可移植性差等問題。本文在上述文獻的基礎上，提出基于FPGA的DDS優(yōu)化設計，通過FPGA設計了多個信號生成單元。使用多個信號單元來產(chǎn)生多路特定參數(shù)相關的信號，再通過并串轉(zhuǎn)換技術合成為一路信號，最后借助于高速D/A芯片AD9129完成數(shù)模轉(zhuǎn)換，完成寬帶信號源的設計。

1　系統(tǒng)原理介紹

1.1工作原理

傳統(tǒng)DDS芯片受器件工作時鐘影響，導致DDS直接輸出的頻率上限較低，產(chǎn)生的信號帶寬很有限。本設計利用FPGA豐富的片上資源，在FPGA中設計了多個信號生成單元，在用其輸出多路調(diào)制樣式各異信號的同時，用它配置AD9129來產(chǎn)生寬帶雷達信號。AD9129實時采樣率為2.85GS/s，可配置為雙端口傳輸數(shù)據(jù)，且每個端口可使用雙倍時鐘速率(DoubleDataRate,DDR)來采集數(shù)據(jù)，這樣每個通道的數(shù)據(jù)采樣時鐘便降為D/A芯片工作時鐘的1/4，即700MHz左右，但在700MHz時鐘下，F(xiàn)PGA并不能嚴格保證其內(nèi)部路邏輯的穩(wěn)定，所以采用面積換速度的方法和流水線設計的思想，在FPGA中生成8個信號生成單元，這樣每個單元的工作頻率便降低到350MHz，8個單元的信號通過并串轉(zhuǎn)換技術合成為兩路信號，D/A芯片通過兩個通道采集數(shù)據(jù)后，再將其合成為一路高頻信號。具體過程如圖1所示。

由圖1可見，在FPGA中生成了兩個信號源產(chǎn)生模塊，每個模塊含4個信號生成單元，這些單元均工作在350MHz的頻率下，利用FPGA提供的并串轉(zhuǎn)換(OSERDES)資源進行并串轉(zhuǎn)換，可將8路信號合成為2路并行的信號，2路信號經(jīng)過單端轉(zhuǎn)差分(OBUFDS)后轉(zhuǎn)化為2對頻率均為700MHz的差分信號。AD9129在700MHz的數(shù)據(jù)輸入時鐘DCI的驅(qū)動下，分別從P0_D和P1_D兩個端口使用DDR模式來采集FPGA傳送過來的兩對差分信號，采樣后的信號在外部時鐘提供的2.8GHz時鐘ADCCLK的驅(qū)動下，最終將鎖存器中的數(shù)據(jù)轉(zhuǎn)換為一路模擬信號進行輸出。

1.2基于優(yōu)化設計的信號生成單元

本文在FPGA中設計了多個信號生成單元，這些單元能夠在上位機的控制下，輸出特定參數(shù)的正弦波、鋸齒波等。與直接調(diào)用FPGA中的DDS核相比，本方案的信號生成單元占用更少的資源，擁有更高的執(zhí)行效率。其工作原理如圖2所示。

k1=k2=ki=8ki∈{0,1,2...7}

圖2　信號生成單元的工作原理

(1)

設每路信號生成單元的初始頻率和初始相位分別為fi和φi，則fi和φi分別為：

fi=k×i+f0,i∈{0,1,2...7}

(2)

(3)

設計中，F(xiàn)PGA調(diào)用的8個信號生成單元的調(diào)頻斜率、初始頻率和初始相位分別根據(jù)式(1)～(3)進行配置。

2　系統(tǒng)方案設計

2.1DAC芯片介紹

本文選用的D/A芯片AD9129是一塊高性能的具有14位DAC量化的數(shù)模轉(zhuǎn)換芯片，其具有雙端口接口和雙倍數(shù)據(jù)速率，以及低壓差分信號接口，可支持2.85GS/s的最大轉(zhuǎn)換速率[5]。其結(jié)構(gòu)如圖3所示。

AD9129芯片上的時鐘全部是差分時鐘信號，共有3對，分別為：D/A芯片的輸入時鐘DACCLK、數(shù)據(jù)輸入時鐘DCI、輸出時鐘DCO。根據(jù)配置信息的不同，AD9129可工作在不同的工作方式下，本文通過SPI串行接口向芯片內(nèi)部寄存器寫入配置信息，將AD9129配置為雙端口傳輸數(shù)據(jù)，且每個端口均采用DDR模式。這樣AD9129的數(shù)據(jù)時鐘的頻率就降為芯片時鐘的1/4，降低時鐘的傳輸頻率就意味著可以提高時鐘的質(zhì)量，也可以提高數(shù)據(jù)傳輸?shù)恼_率。

圖1　系統(tǒng)工作原理

圖3　AD9129的原理結(jié)構(gòu)

2.2軟件設計

圖4　上位機軟件配置界面

在本設計中，使用上位機軟件對FPGA進行參數(shù)配置，上位機軟件在QtCreator5.5環(huán)境中編程實現(xiàn)，其通過網(wǎng)口與FPGA進行通信，當啟動軟件后，軟件將自動接管系統(tǒng)控制權，在軟件上對相應的參數(shù)進行配置后，點擊發(fā)送按鍵即可在DAC輸出端得到所需要的WLFM信號。其輸入界面如圖4所示。

3　驗證與測試

3.1MATLAB仿真驗證

本設計提出了在FPGA中生成多個信號生成單元來產(chǎn)生WLFM信號。為了驗證方案的可行性，使用MATLAB對該方案進行了仿真驗證。通過計算及仿真，得到每個信號生成單元的配置參數(shù)，具體的仿真結(jié)果如圖5所示。

圖5　仿真結(jié)果

圖5(a)是仿真得到的前4路信號生成單元的輸出波形，圖5(b)是將8路信號合成后的WLFM信號的輸出波形及頻譜。經(jīng)對比，合成后的信號與直接使用WLFM信號公式得到的數(shù)據(jù)完全相同。

3.2系統(tǒng)測試與分析

本文對設計后的系統(tǒng)進行了成果驗證，當設置起始頻率為150MHz，終止頻率為1 050MHz，初始相位為0Rad，重復周期為100μs，脈沖寬度為100μs時，實測得到WLFM信號的頻譜如圖6所示。

圖6　實測WLFM信號的頻譜

在未濾波的情況下，從實驗截圖可看出，輸出信號的頻譜在1GHz左右，帶內(nèi)平坦度約為3dB。實測觀察到信號源輸出頻率范圍介于DC～1 400MHz?？梢?，本設計實現(xiàn)的寬帶信號源達到了設計指標要求，滿足實際工程需求。

4　結(jié)束語

本文針對目前雷達發(fā)射信號帶寬較窄與頻率較低的問題，利用目前最具性價比的FPGA和高速D/A芯片，設

計了帶寬與頻率分別可達1GHz和1 400MHz的寬帶信號源。使用上位機軟件配置FPGA的參數(shù)，利用FPGA產(chǎn)生信號，通過高速D/A進行數(shù)模轉(zhuǎn)換，完成了上述信號源的設計。仿真驗證表明，該設計對輸出信號的帶寬與頻率均有較大的提升，為提高雷達發(fā)射信號的性能提供了新的思路，該方案已成功應用于某戰(zhàn)場電磁環(huán)境產(chǎn)生器設計的實踐中。

[1]LEEPS,LEECS,JUHL.DevelopmentofFPGA-baseddigitalsignalprocessingsystemforradiationspectroscopy[J].RadiationMeasurements, 2013,48(1):12-17.

[2] 彭昭，胡進峰. 基于FPGA的直接數(shù)字頻率合成器的優(yōu)化設計[J].電子世界, 2012,16(18):108-120.

[3] 柳春，甘泉. 基于FPGA的雷達信號源設計[J].電子技術應用，2013,39(11):47-49.

[4] 唐大偉，吳瓊之. 基于高速D/AAD9739 2.5GSPS的寬帶信號源[J].電子設計工程，2013,21(20):45-47.

[5]ADICorporation.AD9129datasheet[EB/OL].(2013-03-21)[2016-02-25].http://www.analog.com.

The design of wideband radar signal source based on AD9129

BaiYu1,YangBinbin1,YangChengzhi2,WangLong2

(1.SchoolofElectronicandInformation,ShenyangAerospaceUniversity,Shenyang110136,China;2.DepartmentofElectronicCountermeasures,AviationUniversityofAirForce,Changchun130022,China)

Aimingatthehighrequirementofradartothedistinguishabilityandanti-interferenceperformanceintheelectronicwarfare,alargebandwidthandhighfrequencysignalsourceisdesigned.Withtheprincipleofsacrificeareaforspeed,severalsignalgeneratingunitsaregeneratedinFPGAwhichisusedasthecoredevice.Withthoseunits,multi-channelsofrelatedsignalaregenerated,thosechannelsofsignalaresynthesizedtoonechannelthroughparalleltoserialconversion,combinedwithahighspeedD/Achipwhichsamplingrateisupto2.85GS/sfordigitaltoanalogconversion,thedesignisfinished.Then,theeffectivenessoftheproposedmethodisverifiedbyMATLABsimulation.Atlast,withthespectrumanalyzer,theperformanceofthesignalsourceistested,theresultsindicatethattheoutputfrequencyofthesignalsourcerangefromDCto1 000MHz,whichindicatethedesigncanmeettheapplicationsrequirementsofradar.

FPGA；areaforspeed；AD9129；widebandsignalsource

TN741ADOI： 10.19358/j.issn.1674- 7720.2016.15.009

2016-03-02)

白玉(1969-)，女，碩士，副教授，主要研究方向：嵌入式系統(tǒng)。

楊斌斌(1991-)，男，碩士研究生，主要研究方向：嵌入式系統(tǒng)。

楊承志(1974-)，男，博士，教授，主要研究方向：電子對抗。

引用格式：白玉，楊斌斌，楊承志,等. 基于AD9129的寬帶信號源設計[J].微型機與應用，2016,35(15)：31-33,41.