陳昌明，黃剛

（成都信息工程大學(xué)通信工程學(xué)院，成都610225）

某型多調(diào)制方式低相噪毫米波頻率源設(shè)計*

陳昌明*，黃剛

（成都信息工程大學(xué)通信工程學(xué)院，成都610225）

介紹了一種低相噪、多調(diào)制方式毫米波頻率源方案，采用直接數(shù)字頻率合成（DDS）+鎖相環(huán)（PLL）技術(shù)，通過引入FPGA解決了同時產(chǎn)生多調(diào)制編碼單元的難題。詳細(xì)分析了數(shù)字調(diào)制編碼單元，給出了軟件控制流程、m序列Modelsim仿真結(jié)果以及環(huán)路濾波器設(shè)計參數(shù)。實測結(jié)果表明，調(diào)制信號中心頻率30 GHz，輸出功率大于4 dBm，相位噪聲優(yōu)于-100 dBc/Hz@100 kHz。關(guān)鍵詞：多調(diào)制；直接數(shù)字頻率合成（DDS）；鎖相環(huán)（PLL）；FPGA

雖然4G網(wǎng)絡(luò)在全球還處于普及期，但是5G網(wǎng)絡(luò)已經(jīng)開始布局，2015年4月23日，工信部、發(fā)展改革委、科技部共同支持成立IMT-2020（5G）推進(jìn)組，作為5G推進(jìn)工作的平臺；中國通信業(yè)巨頭華為將為2018年俄羅斯世界杯足球賽建設(shè)5G實驗網(wǎng)，其通信速率將達(dá)到10 Gbit/s；韓國三星電子在2014年研發(fā)出用于5G網(wǎng)絡(luò)的實驗性通信系統(tǒng)，其工作于28 GHz毫米波頻段，數(shù)據(jù)速率為7.5 Gbit/s。毫米波頻率源作為現(xiàn)代通信系統(tǒng)核心部件之一［1-4］，其性能好壞對整個通信鏈路起著至關(guān)重要的作用，其中頻率源調(diào)制方式對系統(tǒng)關(guān)鍵指標(biāo)相位噪聲、頻率穩(wěn)定度、數(shù)據(jù)速率以及頻譜純度等有著重要影響。而目前研制的頻率源調(diào)制方式較為單一，無法滿足4G、5G網(wǎng)絡(luò)下超高速、大容量以及高速數(shù)據(jù)率傳輸?shù)纫蟆；诖?，本文以毫米波通信系統(tǒng)為應(yīng)用背景，采用DDS+PLL技術(shù)，通過引入FPGA，利用其豐富的邏輯單元來解決同時產(chǎn)生多種調(diào)制方式編碼單元的難題，設(shè)計了一種低相噪、可用于毫米波通信系統(tǒng)的多調(diào)制方式頻率源。

1　系統(tǒng)方案設(shè)計

系統(tǒng)主要指標(biāo)如表1所示。

表1　系統(tǒng)主要指標(biāo)

結(jié)合毫米波頻率源設(shè)計指標(biāo)要求，通過對系統(tǒng)和頻率點的精確規(guī)劃，系統(tǒng)設(shè)計方案如圖1所示。主要由數(shù)字電路，微波電路和毫米波電路3部分組成，其中數(shù)字調(diào)制編碼單元作為系統(tǒng)的核心，包括線性調(diào)頻（LFM）編碼單元，QPSK調(diào)制的Gold編碼和跳頻的m序列發(fā)生器。微波電路部分由DDS、PLL、環(huán)路濾波器、VCO和放大器組成，毫米波電路包括倍頻器、濾波器和放大器等部分。其中FPGA芯片選用Altera公司的Cyclone II EP2C35F672C6，其邏輯單元數(shù)為33 216個，DDS芯片選用ADI公司的AD9910，鎖相環(huán)芯片采用HMC704LP4，毫米波電路選用MMIC，有利于減小系統(tǒng)體積，降低功耗。多調(diào)制方式頻率源是在單一調(diào)制方式基礎(chǔ)上改進(jìn)的一種新型頻率合成器，其關(guān)鍵技術(shù)是數(shù)字調(diào)制編碼單元，由于其需要實現(xiàn)多種調(diào)制方式，在時序設(shè)計、邏輯單元以及系統(tǒng)時鐘上有特殊要求，因此通過引入FP? GA可以很好的解決這個難題。文中充分利用FP?GA功耗低、速度快、邏輯資源豐富等優(yōu)勢，設(shè)計了用于LFM調(diào)制方式的LFM碼發(fā)生器、QPSK調(diào)制的Gold碼發(fā)生器和FH調(diào)制方式的m序列發(fā)生器，然后通過開關(guān)選擇具體的某一種調(diào)制編碼控制AD9910輸出相應(yīng)的參考信號。其中LFM方式時DDS輸出100 MHz參考信號，QPSK調(diào)制方式時輸出100 MHz QPSK信號，跳頻調(diào)制時DDS輸出頻率為74 MHz～76 MHz，步進(jìn)10 kHz的跳頻信號。參考信號通過PLL實現(xiàn)第一次頻譜搬移，輸出7.5 GHz信號，與倍頻相比有效的降低了系統(tǒng)相位噪聲，避免了相噪的惡化，最后微波信號通過毫米波倍頻器、微帶濾波器和放大器輸出毫米波調(diào)制信號。

圖1　系統(tǒng)設(shè)計方案圖

1.1數(shù)字調(diào)制編碼單元及軟件設(shè)計

LFM信號需要保證頻率具有雙向線性掃頻功能而信號相位、幅度不發(fā)生改變，應(yīng)當(dāng)使用數(shù)字斜坡（DRG）模式來實現(xiàn)設(shè)計。DRG模式下需要FPGA配置的參數(shù)包括起始頻率、頻率步進(jìn)、斜坡上升/下降斜率以及調(diào)諧方向，由兩個64 bit寄存器DIGI?TAL_RAMP_LIMIT、DIGITAL_RAMP_STEP和一個32 bit寄存器DIGITAL_RAMP_RATE來實現(xiàn)，向相應(yīng)寄存器寫入的十六進(jìn)制參數(shù)值為DIGITAL_ RAMP_LIMIT=64'h2147_AF14_1C28_F533、DIGI?TAL_RAMP_STEP=64′h0000_0000_000D_1C71以及DIGITAL_RAMP_RATE=32'h0000_B350，實現(xiàn)了頻率步進(jìn)0.1 MHz和斜坡上升/下降斜率300 μs的LFM信號輸出，其軟件編碼及控制流程如圖2所示。DRG模式下實現(xiàn)線性掃頻，為保證系統(tǒng)掃頻方式更加靈活，可以輸出多種調(diào)制波形，需要引入No-dwell非駐留斜坡發(fā)生器［5-7］，用于控制系統(tǒng)掃頻方式，它包括兩個32位功能寄存器，分別是CFR1和CFR2，其配置的十六進(jìn)制參數(shù)值為CFR1=32′h014C_0420和CFR2=32'h1F3F_C000。當(dāng)No-dwell不使能時，DRG輸出達(dá)到編程設(shè)定的上限或下限值時，如果工作狀態(tài)不改變，DRG會一直保持該限值輸出；當(dāng)No-dwell使能時，DRG輸出達(dá)到上限或下限值時，DRG會立即自動跳到下限或上限值，而不是以斜坡方式返回，這樣有利于保證系統(tǒng)輸出的LFM信號脈內(nèi)具有好的線性度。

圖2　LFM編碼及控制流程

為緩解頻譜資源緊張，增強(qiáng)系統(tǒng)安全保密性和可靠性，跳頻（FH）和QPSK調(diào)制均采用基于m序列的偽碼發(fā)生器作為其編碼核心單元。m序列即最長線性移位寄存器，它由移位寄存器通過線性反饋疊加后形成，具有好的均衡性和偽隨機(jī)性，能夠有效地減小調(diào)制后信號產(chǎn)生的載漏，使信號更加隱蔽而不易被截獲。m序列多項式為［8-9］

生成函數(shù)g（x）表達(dá)式為

則生成函數(shù)g（x）和序列多項式G（x）的關(guān)系為G （x）=g（x）/f（x），其中f（x）為m序列特征多項式，r為移位寄存器級數(shù)，由此可以推導(dǎo)出m序列反饋系數(shù)。

結(jié)合系統(tǒng)頻點和相位設(shè)計要求，偽碼發(fā)生器采用5級線性移位寄存器實現(xiàn)，其特征多項式f（x）= x5+x2+1，初始值為00011，因此通過5階線性移位寄存器后m序列輸出為100011111001101…。采用Verilog語言編寫m序列發(fā)生器部分代碼如下所示。

always@（posedge clk_in）begin

if（！rst_n）begin

//系統(tǒng)復(fù)位，設(shè)置初始值為00011

Shift_register<=5'b00011；

end

elsebegin

//移位寄存器實現(xiàn)反饋疊加運算Shift_register［4］<= Shift_register［3］^Shift_register［0］；

//線性移位寄存器輸并行輸出

m_code_out_Parallel<=｛Shift_register［4］，Shift_register ［3：0］｝；

end

//m序列串行輸出

assign m_code_out_Serial=Shift_register［0］；……

基于Modelsim m序列偽碼發(fā)生器仿真結(jié)果如圖3所示，與理論分析完全吻合。

圖3　m序列偽碼發(fā)生器仿真結(jié)果

跳頻點設(shè)計值為74 MHz～76 MHz，步進(jìn)10 kHz，跳頻轉(zhuǎn)換時間8 μs，相應(yīng)功能寄存器值為Add_Data3_ tmp_0=72′h0E_08B5_0000_0C47_C30D、Add_Da?ta3_tmp_1=72′h0F_08B5_0000_0C48_6AD3。QPSK調(diào)制時相位跳變?yōu)?5°、135°、225°315°、90°、270°和180°，信號頻率和幅度保持不變，其相應(yīng)功能寄存器設(shè)計參數(shù)值為Data3_QPSK_0=72′h0E_08B5_2000_ 1999_999A、Data3_QPSK_1=72′h0F_08B5_6000_ 1999_999A……。

1.2環(huán)路濾波器設(shè)計

系統(tǒng)設(shè)計難點在于3種調(diào)制方式共用一個信號通道，其中PLL環(huán)路濾波器是設(shè)計的關(guān)鍵，對3種調(diào)制信號既要兼顧FH調(diào)制跳頻時間要求又要滿足QPSK調(diào)制時對數(shù)據(jù)率以及系統(tǒng)相位噪聲要求。綜合考慮設(shè)計指標(biāo)，環(huán)路濾波器帶寬設(shè)計為200 kHz，相位裕度59°，這樣既能有效濾除了鑒相器本身輸出的噪聲和載頻分量噪聲，又能使環(huán)路建立起穩(wěn)定的環(huán)路動態(tài)特性［10-12］。由于HMC704LP4最大輸出電壓為5 V，所以需采用有源環(huán)路濾波器來實現(xiàn)設(shè)計，這里選用低相噪高速運算放大器THS4031CD，其電壓噪聲為1.6壓控振蕩器選用HMC507LP5E。四階有源環(huán)路濾波器如圖4所示。

2　系統(tǒng)測試結(jié)果與分析

系統(tǒng)微波電路部分采用ROGERS 4350B（介電常數(shù)3.66，厚度0.508 mm）板材，為達(dá)到較好電磁屏蔽效果，減小相互串?dāng)_，采用金屬屏蔽盒實現(xiàn)電路間互相隔離。由于屏蔽盒存在諧振效應(yīng)，容易引起電路部分能量被吸收從而產(chǎn)生衰減尖峰，因此在使用HFSS設(shè)計腔體時，應(yīng)當(dāng)使其諧振頻率遠(yuǎn)離工作頻段。鎖相環(huán)部分實物如圖5所示。

采用Agilent N9030A PXA信號分析儀對系統(tǒng)多調(diào)制方式毫米波頻率源測試結(jié)果如表2所示。

圖4　有源環(huán)路濾波器

圖5　鎖相環(huán)實物圖

表2　系統(tǒng)測試結(jié)果

圖6～圖9分別為LFM、FH和QPSK調(diào)制信號測試圖及30 GHz載波處相位噪聲測試圖。實測結(jié)果表明，滿足設(shè)計指標(biāo)要求，但是存在一定誤差，分析主要原因是電源和數(shù)字電路干擾以及濾波器加工尺寸誤差所引起。

圖6　LFM調(diào)制信號測試圖

圖7　FH調(diào)制信號測試圖

圖8　QPSK調(diào)制信號測試圖

圖9　30GHz載波處相位噪聲測試圖

表3中給出了本文研究成果與國內(nèi)外部分文獻(xiàn)指標(biāo)的對比情況。

表3　本文研究成果與國內(nèi)外研究指標(biāo)對比

3　結(jié)束語

本文以毫米波通信系統(tǒng)為背景，設(shè)計了一種可用于4G、5G網(wǎng)絡(luò)的多調(diào)制、低相噪毫米波頻率源，采用DDS+PLL方案，同時兼?zhèn)淞薉DS高分辨率、低相位噪聲和PLL輸出頻率高、雜散性能優(yōu)異等優(yōu)點。系統(tǒng)中三種調(diào)制信號共用一個信號通道有效降低系統(tǒng)成本和調(diào)試難度，同時也減小了系統(tǒng)體積，利于小型化和低功耗，對其它頻率源設(shè)計具有一定實際參考價值。

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陳昌明（1971-），男，漢族，四川安縣人，教授，主要研究方向為射頻、微波/毫米波電路與系統(tǒng)；

黃剛（1989-），男，漢族，四川資陽人，碩士研究生，主要研究方向為射頻、微波/毫米波電路與系統(tǒng)，326052253@qq.com。

Design of a Multi-Modulation Millimeter Wave Frequency Source with Low Phase Noise Performance*

CHEN Changming*，HUANG Gang
（College of Communication Engineering，Chengdu University of Information Technology，Chengdu 610225，China）

The method of multi-modulation millimeter wave frequency source with low phase noise performance is introduced.DDS and PLL technology as system design and the problem of multi-modulation was solved by FPGA. The digital modulation coding unit was analyzed.The software control process，m sequence of Modelsim simulation results and loop filter design parameter have been presented.The measured results show that modulation signal fre?quency center at 30 GHz，output power greater than 4 dBm and phase noise level is better than-100 dBc/Hz at 100 kHz offset frequency.

multi-modulation；DDS；PLL；FPGA

TN74

A

1005-9490（2016）02-0344-06

EEACC：130010.3969/j.issn.1005-9490.2016.02.020

項目來源：四川省教育廳重點項目（13ZA0087）

2015-05-24修改日期：2015-07-02