劉 謀，孟 真，張興成，唐 璇，閻躍鵬

(中國科學院微電子研究所，北京 100029)

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通用高速數(shù)據(jù)采集及測試平臺設(shè)計

劉 謀，孟 真，張興成，唐 璇，閻躍鵬

(中國科學院微電子研究所，北京 100029)

在圖像和雷達等信號處理領(lǐng)域中，一個系統(tǒng)往往需要多塊信號處理板進行協(xié)同工作，為了實現(xiàn)各個電路板之間的高速數(shù)據(jù)傳輸和通信，設(shè)計出了一種新型高速數(shù)據(jù)采集測試平臺；平臺采用64B/66B編碼，同時兼容8B/10B編碼,使用光纖作為傳輸介質(zhì)，采用高性能FPGA為處理器實現(xiàn)高速數(shù)據(jù)收發(fā)；測試證明，采用64B/66B編碼方式的平臺相較于采用8B/10B編碼方式的平臺能夠在大幅提高傳輸效率的同時減少數(shù)據(jù)冗余率；該平臺設(shè)計通用性強，提高了通信速率的同時簡化了外圍線路的復(fù)雜性，可以為超高速數(shù)據(jù)采集提供更為高效的硬件支撐，并已得到了廣泛的應(yīng)用,具有較強的實用性。

高速數(shù)據(jù)采集及測試；64B/66B編碼；8B/10B編碼；收發(fā)器

0 引言

圖1 測試系統(tǒng)總體架構(gòu)

在圖像系統(tǒng)、雷達信號處理等領(lǐng)域,經(jīng)常涉及對高速信號數(shù)據(jù)進行采集和傳輸,以便進行后續(xù)數(shù)據(jù)處理，這就對器件選擇、電路結(jié)構(gòu)和系統(tǒng)調(diào)試提出了很高的要求。目前，高速接口技術(shù)發(fā)展迅速，速度不斷提高，由原來2.5 Gbps每通道，提高到現(xiàn)在的10.312 5 Gbps每通道。64B/66B編碼因為傳輸速度快、效率高成為高速傳輸?shù)膬?yōu)選編碼方案，例如應(yīng)用越來越廣的萬兆網(wǎng)通信等；8B/10B編碼雖然效率較低，傳輸速率相對不高，但是作為已經(jīng)成熟應(yīng)用于SATA、PCI-E、USB等的編碼方案，在一定時期內(nèi)，也有其存在的意義，并且采用其高速接口，可以大大簡化外圍電路設(shè)計。因此，本文設(shè)計了一種主要要采用64B/66B編碼，同時兼容8B/10B編碼的通用硬件平臺，充分利用了高速傳輸?shù)膬?yōu)點，用途非常廣泛[1-2]。

1 采集及測試平臺系統(tǒng)架構(gòu)

數(shù)據(jù)測試系統(tǒng)板卡總體圖1所示。數(shù)據(jù)的處理模塊為一款高性能的FPGA處理器，通過內(nèi)嵌的高速處理IP核與SFP+相連，具體采用何種協(xié)議，與測試信號的速度和協(xié)議有關(guān)，并根據(jù)傳輸速度和波長來選擇光模塊；板卡上帶有DDR3存儲器組，最大可以緩存2G字節(jié)的數(shù)據(jù)；板上預(yù)留PCIE接口，可以插入服務(wù)器中或者高性能PC中進行更深入的測試處理。測試人員通過高性能PC或者服務(wù)器，可以得到更加直觀的測試結(jié)果，也可以實現(xiàn)對多塊數(shù)據(jù)測試系統(tǒng)板卡控制，使板卡之間協(xié)同工作。

測試平臺如圖2所示，待測設(shè)備通過光纖連接測試板卡，采集及測試平臺支持多路輸入多路輸出，可以使多路信號的同時進行采集和測試，靈活度和性能均有大幅度的提升。

圖2 整體測試平臺搭建

2 采集及測試平臺編解碼結(jié)構(gòu)

該平臺采用64B/66B編碼，同時兼容8B/10B編碼。每個收發(fā)器包含一個獨立的發(fā)射器和一個獨立的接收器。從結(jié)構(gòu)上看，這些高速接口主要包括三級層級結(jié)構(gòu)：收發(fā)前端、物理層編解碼部分和收發(fā)邏輯接口[4]。

圖3給出了發(fā)送器的結(jié)構(gòu)圖。

發(fā)送前端包括了時鐘管理和并串轉(zhuǎn)換器，可以支持多種驅(qū)動負荷，通常還帶有轉(zhuǎn)換的預(yù)加重部分。時鐘管理器管理各種時鐘操作，包括時鐘分頻，相位調(diào)整等。

收發(fā)器的物理層級都是由一個的物理編碼子層(physical coding sublayer，PCS)和一個物理介質(zhì)附屬(physical media attachment，PMA)組成。

編碼模塊可以實現(xiàn)64B/66B編碼和8B/10B編碼。發(fā)送變速箱可以將64B/66B編碼增加一位擾碼變?yōu)?4B/67B編碼，其核心都是64B/66B編碼。在8B/10B編碼的情況下，編碼模塊內(nèi)還可以完成PCIE和SATA等專用協(xié)議。

圖4給出了接收器的結(jié)構(gòu)圖。

與發(fā)送器相對應(yīng)，接收線路接口中包括差分接收器，接收均衡器，接收OOB，還可能包括有源或者無源均衡電路。時鐘管理器管理各種時鐘操作，包括時鐘倍頻，時鐘恢復(fù),并且有時鐘修正和通道綁定的結(jié)構(gòu)，修正發(fā)送時鐘和接收時鐘之間的偏差，同時也可實現(xiàn)多通道間的歪斜修正。插入字符監(jiān)測對準將接收的數(shù)據(jù)對齊到合適的字邊界?？梢允褂貌煌姆椒ǎ瑥淖詣訖z測和對齊特殊的預(yù)留比特序列(通常也稱作comma字符)，到用戶控制的比特調(diào)整。在接收數(shù)據(jù)被提取之前，暫時保存數(shù)據(jù)。在需要時鐘修正的系統(tǒng)中，接收緩存是必須的。與發(fā)送向?qū)?yīng)的還有可調(diào)的解碼器，將64B/66B編碼方式和8B/10B編碼方式進行相應(yīng)的解碼。

3 系統(tǒng)軟件設(shè)計

3.1 系統(tǒng)程序架構(gòu)

系統(tǒng)程序設(shè)計如圖5所示。

圖3 發(fā)送器結(jié)構(gòu)圖

圖4 接收器結(jié)構(gòu)圖

圖5 系統(tǒng)程序架構(gòu)

外部命令包括采集開始設(shè)置、采集結(jié)束設(shè)置、系統(tǒng)復(fù)位。采集開始設(shè)置通知系統(tǒng)開始采集數(shù)據(jù)；采集結(jié)束設(shè)置為強制結(jié)束此次采集的命令；系統(tǒng)復(fù)位為當系統(tǒng)遇到未知狀況時，進行復(fù)位的操作。

系統(tǒng)對采集的數(shù)據(jù)進行分析，如果瞬態(tài)數(shù)據(jù)量大，可以將數(shù)據(jù)通過ddr3讀寫控制器寫入板上自帶的大容量數(shù)據(jù)存儲器中，數(shù)據(jù)分析時，可以對待測系統(tǒng)發(fā)送數(shù)據(jù)反饋命令，使其暫緩發(fā)送，對數(shù)據(jù)進行測試后，可以根據(jù)數(shù)據(jù)的分析結(jié)果對待測系統(tǒng)給出反饋控制。進而完成對待測系統(tǒng)數(shù)據(jù)收發(fā)和控制功能。

3.2 收發(fā)器程序設(shè)計

收發(fā)器的程序設(shè)計為整個軟件系統(tǒng)架構(gòu)設(shè)計的重點，其關(guān)系到數(shù)據(jù)的收發(fā)是否正確，對整個系統(tǒng)的可靠運行，起著至關(guān)重要的作用。收發(fā)器程序設(shè)計架構(gòu)如圖6所示[5-6]。

圖6 收發(fā)器程序架構(gòu)

在發(fā)送模塊內(nèi)部, 輸入并行數(shù)據(jù)在發(fā)送緩存中進行緩存，發(fā)送編碼器從發(fā)送發(fā)送緩存中讀取數(shù)據(jù)進行數(shù)據(jù)編碼，編碼完成后將數(shù)據(jù)送給串化器，串化后的數(shù)據(jù)從FPGA 管腳送出。

接收模塊按照與發(fā)送模塊相反的流程執(zhí)行，解串器將數(shù)據(jù)進行串并轉(zhuǎn)化，轉(zhuǎn)化后的數(shù)據(jù)進行數(shù)據(jù)譯碼，譯碼過程中，時鐘數(shù)據(jù)恢復(fù)功能可以將數(shù)據(jù)進行對準，對準后的數(shù)據(jù)存入接收緩存器中。

為了保證收發(fā)模塊能夠穩(wěn)定的運行，F(xiàn)PGA外部需要高精度的差分晶振提供時鐘源，使收發(fā)器內(nèi)部的時鐘管理器模塊能夠給串化器和解串器提供高精確度的時鐘，使時鐘數(shù)據(jù)恢復(fù)模塊能夠準確的修正發(fā)送時鐘和接收時鐘之間的偏差，確保數(shù)據(jù)的接收。

4 試驗結(jié)果與分析

本系統(tǒng)板卡目前以應(yīng)用與圖像數(shù)據(jù)測試和雷達數(shù)據(jù)測試領(lǐng)域，測試結(jié)果如表1所示。

表1 不同編碼方式的測試結(jié)果

應(yīng)用于圖像采集測試時，圖像為彩色圖像，每個像素3個字節(jié)，1080P圖像的大小為約為6.3 M字節(jié)，4 k圖像大小約為48 M字節(jié)，當用8B/10B編碼方式時，可以同時對4個不同信號源的1080P圖像進行采集測試，幀頻為每秒25幀。而采用64B/66B編碼時，不僅可以采集測試幀頻更快的1080P圖像，還能采集測試4 k圖像，幀頻甚也可以達到每秒20幀以上。

應(yīng)用于雷達數(shù)據(jù)采集測試時，應(yīng)用于中頻采集的高精度ADC芯片一般為16位采樣，當用8B/10B編碼方式時，用于中頻采樣的ADC采集時鐘最大速率約為135 M，帶寬約為60 M左右，局限性較大，而采用64B/66B編碼時，用于中頻采樣的ADC采集時鐘最大速率可以達到550 M，帶寬可以達到270 M左右，大大擴展了應(yīng)用場合。

由以上評估能夠說明64B/66B編碼快，效率高，遠遠優(yōu)于8B/10B編碼；同時平臺也兼容8B/10B編碼，應(yīng)用更加廣泛。

5 結(jié)論

綜上所述，高速傳輸協(xié)議，在技術(shù)上具有共同點，又有不同點。本文在深入研究高速傳輸協(xié)議的基礎(chǔ)上，構(gòu)建了主要以64B/66B編碼為主，兼容8B/10B編碼的數(shù)據(jù)采集及測試平臺，目前該平臺已應(yīng)用于圖像、雷達，軟件無線電，軟件定義網(wǎng)絡(luò)等多種數(shù)據(jù)采集及測試場合。通過實際驗證， 所構(gòu)建采集及測試平臺工作性能穩(wěn)定可靠，運行良好。

[1] Luo, Y.-B. Chiueh, T.-D. Timing and data recovery circuit for high-speed optical storage drives[J]. Circuits, Devices and Systems, IEE Proceedings : 79-81.

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[6] 高速串行接口的編碼技術(shù)[EB].移動通信網(wǎng).

Design of High Speed Data Acquisition and Test Platform

Liu Mou, Meng Zhen, Zhang Xingcheng, Tang Xuan, Yan Yuepeng

(Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China)

In the field of image and radar signal processing, a system is usually required to work together with multi signal processing board. In order to realize the high-speed data transmission and communication between the various circuit boards, a new high-speed data acquisition and testing platform is designed.The platform uses 64B/66B encoding, and is compatible with 8B/10B encoding, uses optical fiber as the transmission medium, uses high performance FPGA to achieve high-speed data transceiver. The result of test provides that the platform using of the 64B/66B encoding compared to the platform using of the 8B/10B encoding greatly improves transmission efficiency and significantly reduces data redundancy at the same time. This platform has a strong universality and improves the speed of communication. It also can simplify the complexity of the peripheral circuit. Therefore, the platform can be used to provide a more efficient hardware support for ultra high speed data acquisition,and have strong practicability.

high speed data acquisition and testing; 64B/66B coding method; 8B/10B coding method; transceiver

2015-09-08；

2015-11-06。

國家科技重大專項子課題(2013ZX02502-001); 國家自然科學基金項目。

劉 謀(1983-)，男，河北饒陽人，工學碩士，助理研究員，主要從事高速信號處理方向的研究。

1671-4598(2016)03-0018-03

10.16526/j.cnki.11-4762/tp.2016.03.006

TP3

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