李瑞芳

摘 要： 傳統(tǒng)的大規(guī)模集成電路的功耗控制方法存在運(yùn)算量高、精確度有限的問題。因此，基于雙閾值低功耗技術(shù)設(shè)計(jì)并實(shí)現(xiàn)CMOS電路中外部能耗控制模塊，采用雙閾值電壓技術(shù)通過較低閾值的晶體管設(shè)計(jì)CMOS能耗控制模塊。通過高閾值電壓的NMOS管控制低閾值模塊，降低電路的泄露電流，使用低閾值模塊中的NMOS管對(duì)CMOS門單元電路進(jìn)行管理，提高門單元電路的運(yùn)行效率，降低總體CMOS電路的功耗。采用雙閾值技術(shù)設(shè)計(jì)CMOS電路的單邊沿脈沖觸發(fā)器，對(duì)觸發(fā)器的時(shí)鐘響應(yīng)電路進(jìn)行優(yōu)化，確保時(shí)鐘翻轉(zhuǎn)通過數(shù)字信號(hào)進(jìn)行管理，極大降低時(shí)鐘翻轉(zhuǎn)頻率，減小電路動(dòng)態(tài)功耗。實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)模塊具有較高的控制效率，較低的延遲和功耗，其控制下的CMOS電路節(jié)能效果顯著。

關(guān)鍵詞： CMOS電路； 能耗控制； 雙閾值； NMOS

中圖分類號(hào)： TN108+.7?34； TN432 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）22?0112?0

0 引 言

集成電路工業(yè)的發(fā)展增強(qiáng)了CMOS電路運(yùn)行頻率和集成度，也導(dǎo)致電路功率逐漸增加。大功耗導(dǎo)致系統(tǒng)穩(wěn)定性和可靠性降低，提高了系統(tǒng)封裝的難度[1?2]。CMOS電路中的大功耗，使得芯片運(yùn)行情況減弱，大大降低了芯片價(jià)值。因此，功耗問題成為CMOS電路快速發(fā)展過程中急需解決的問題。而傳統(tǒng)的大規(guī)模集成電路的功耗控制方法，存在運(yùn)算量大、精確度有限的問題[3?5]。因此，采用合理的功耗控制方法，保證CMOS電路完成預(yù)期的功耗目標(biāo)，成為相關(guān)任務(wù)研究的熱點(diǎn)方向。

以往研究出的集成電路能耗控制方法都存在一定的問題，如文獻(xiàn)[5]基于傳統(tǒng)晶體管功耗模塊，其依據(jù)電路完整的硬件描述實(shí)施功耗模擬，但是該模塊要求CMOS電路中存在完整的寄存器傳輸設(shè)計(jì)，并且其運(yùn)行時(shí)間和內(nèi)存消耗較高。文獻(xiàn)[6]通過PSPLCE模擬采集CMOS電路電源特征和數(shù)據(jù)，通過動(dòng)態(tài)閾值功耗預(yù)測(cè)方法，實(shí)現(xiàn)CMOS電路功耗的有效控制，但其對(duì)電源穩(wěn)定性要求較高，并且需要采用大量的數(shù)據(jù)進(jìn)行模擬分析，運(yùn)算效率低，存在一定的局限性。文獻(xiàn)[7]通過降低CMOS電源電壓，控制CMOS電路功耗，設(shè)計(jì)出電流型CMOS電路，實(shí)現(xiàn)CMOS電路能耗的合理控制，但是該方法存在控制精度的缺陷，并且容易產(chǎn)生過電量問題。文獻(xiàn)[8]采用基于仿真的CMOS電路平均功耗估計(jì)方法，其通過全部可能的輸入組合對(duì)電路進(jìn)行仿真，依據(jù)仿真功耗運(yùn)算平均功耗，但是該方法需要用戶明確輸入模式中的全部信息，局限性較高。文獻(xiàn)[9]通過最小平方方法預(yù)測(cè)CMOS電路的平均能耗，其通過點(diǎn)預(yù)測(cè)方法，可在高精度下得到較高的收斂效率，但該方法的估計(jì)結(jié)果容易受到電路內(nèi)部和外部環(huán)境的干擾，無法對(duì)電路能耗進(jìn)行準(zhǔn)確控制。

為了解決上述分析方法存在的問題，降低CMOS電路能耗，采用雙閾值電壓技術(shù)通過較低閾值的晶體管設(shè)計(jì)CMOS能耗控制模塊，也就是低閾值模塊。通過高閾值電壓的NMOS管控制低閾值模塊，降低電路的泄露電流；通過低閾值模塊中的NMOS管對(duì)CMOS門單元電路進(jìn)行管理，提高門單元電路的運(yùn)行效率，降低總體CMOS電路的功耗。

1 CMOS電路中外部能耗控制模塊設(shè)計(jì)

1.1 雙閾值CMOS電路能耗控制過程

雙閾值CMOS電路結(jié)構(gòu)圖如圖1所示。為了提高CMOS電路邏輯單元的性能，通過較低閾值的晶體管設(shè)計(jì)CMOS能耗控制模塊，也就是低閾值模塊。在低閾值模塊間設(shè)計(jì)了高閾值電壓的NMOS管TN，如圖1（a）所示。通過Sleep_bar管理信號(hào)調(diào)控低閾值模塊，如果管理信號(hào)為1，則TN導(dǎo)通，低閾值電路模塊可順利運(yùn)行，模塊同地連接。TN管的漏極可看成虛地，形成微高于0的電壓，該電壓不會(huì)干擾總體電路的運(yùn)行。受到漏極電壓的干擾，低閾值模塊的晶體管中的電壓增加，使得泄露電流減少；如果管理信號(hào)設(shè)置為0，則TN管不導(dǎo)通，低閾值模塊停止運(yùn)行，同地?cái)嚅_，虛地點(diǎn)懸空。TN管較高的閾值電壓導(dǎo)致自身泄露電流降低，有效控制了低閾值模塊電流，大大降低了總體CMOS電路功耗。

圖1（b）描述的是采用高閾值電壓PMOS管器件管理低閾值模塊的結(jié)構(gòu)，該結(jié)構(gòu)的原理與高閾值NMOS管管理相似，通過sleep信號(hào)的置復(fù)位管理情況，管理低閾值模塊電路的運(yùn)行，實(shí)現(xiàn)降低功耗的目標(biāo)。高閾值NMOS管管理低閾值模塊，具有較低的導(dǎo)通電阻，能夠更加節(jié)省CMOS電路硅片的面積。

雙閾值CMOS電路結(jié)構(gòu)能夠完成切斷電路以及電源回路的設(shè)計(jì)，過濾額外功耗。通過對(duì)CMOS電路結(jié)構(gòu)中NMOS管以及PMOS管的邏輯互補(bǔ)特性，確保總體電路系統(tǒng)的上拉和下拉形成不同通路輪流互相導(dǎo)通，完成CMOS電路外部能耗的合理控制。

雙閾值CMOS電路的抑制結(jié)構(gòu)如圖2所示。

分析圖2能夠看出，當(dāng)雙閾值CMOS電路采用圖2（a）描述的結(jié)構(gòu)時(shí)，其輸出端在高閾值NMOS管子停止后會(huì)形成懸空問題，會(huì)產(chǎn)生負(fù)面干擾。而使用圖2（b）結(jié)構(gòu)情況下，額外產(chǎn)生的高閾值PMOS管，將在NMOS管終止運(yùn)行情況下保存輸出端的穩(wěn)定，限制輸出節(jié)點(diǎn)懸空問題的發(fā)生。

實(shí)際控制CMOS電路外部能耗過程中，通過冗余檢測(cè)信號(hào)r替代管理信號(hào)Sleep調(diào)控高閾值NMOS管的通斷，主要是因?yàn)樾盘?hào)r能夠分析CMOS電路的冗余狀況，并且其具有同管理信號(hào)Sleep的相同作用。如果信號(hào)r檢測(cè)到低閾值模塊為冗余狀態(tài)，則終止NMOS管的運(yùn)行，確保邏輯塊停止運(yùn)行，避免其泄露電流，降低電路能耗。該結(jié)構(gòu)設(shè)計(jì)能夠避免低閾值模塊出現(xiàn)泄露電流現(xiàn)象，并且合理控制CMOS電路的冗余問題，避免出現(xiàn)冗余情況下的電平翻轉(zhuǎn)波動(dòng)的傳遞，最大程度降低電路動(dòng)態(tài)功耗。

1.2 雙閾值CMOS電路門單元運(yùn)行控制

通過上述分析的雙閾值CMOS電路能耗控制過程可得，采用高閾值NMOS管可設(shè)置該低功耗控制裝置。因此，在各CMOS門單元電路中融入Sleep管理信號(hào)，通過低閾值模塊中的NMOS管對(duì)不同CMOS門單元電路的運(yùn)行情況進(jìn)行有效管理，提高門單元電路的運(yùn)行效率，降低總體CMOS電路的功耗。通過門單元能夠設(shè)計(jì)出雙閾值的反相器、與非門以及或非門等，如圖3所示。

采用關(guān)聯(lián)信號(hào)Sleep_bar調(diào)控高閾值NMOS管的通斷，若Sleep為0，Sleep_bar為1，則門單元正常工作；否則，若Sleep為1，終止高閾值管的運(yùn)行，電路休眠，門單元終止工作，最大程度降低電路能耗。

1.3 雙閾值CMOS電路中單邊沿脈沖觸發(fā)器設(shè)計(jì)

觸發(fā)器是CMOS電路中的關(guān)鍵電路單元，對(duì)其功耗進(jìn)行優(yōu)化控制，可降低CMOS電路的功耗。將CMOS電路的總平均功耗當(dāng)成觸發(fā)器的功耗參數(shù)，主要包括觸發(fā)器內(nèi)在功耗、數(shù)據(jù)驅(qū)動(dòng)功耗以及時(shí)鐘驅(qū)動(dòng)功耗。觸發(fā)器中的緩沖反相器驅(qū)動(dòng)數(shù)據(jù)輸入以及時(shí)鐘信號(hào)的過程中，將形成數(shù)據(jù)驅(qū)動(dòng)功耗和時(shí)鐘驅(qū)動(dòng)功耗。觸發(fā)器內(nèi)部功耗是其內(nèi)部消耗的功耗。因此，對(duì)觸發(fā)器進(jìn)行優(yōu)化設(shè)計(jì)，降低其功耗，可確?？傮wCMOS電路能耗的最低化。觸發(fā)器的時(shí)序參數(shù)是其塑造時(shí)間以及單元本征延時(shí)。觸發(fā)器的塑造時(shí)間是數(shù)據(jù)在時(shí)鐘信號(hào)沿到來前的持續(xù)時(shí)間，如圖4所示。其中，[TD-C]是數(shù)據(jù)Data到時(shí)鐘C延時(shí)，[TD-Q]是數(shù)據(jù)D到輸出Q的傳播時(shí)間，其是單元的傳播延時(shí)，[TC-Q]是時(shí)鐘到輸出的延時(shí)，同持續(xù)時(shí)間具有一定的關(guān)聯(lián)性，其通過式（1）獲取。

圖5為設(shè)計(jì)的雙閾值CMOS電路中的單邊沿脈沖觸發(fā)器，該觸發(fā)器能夠?qū)MOS電路能耗進(jìn)行優(yōu)化處理。圖5中設(shè)計(jì)的單邊沿脈沖觸發(fā)器包括時(shí)鐘響應(yīng)電路和數(shù)據(jù)響應(yīng)電路。通過高閾值電壓和低閾值電壓分別設(shè)計(jì)數(shù)據(jù)響應(yīng)電路和時(shí)鐘響應(yīng)電路。該觸發(fā)器中時(shí)鐘脈沖時(shí)序產(chǎn)生過程為CLK信號(hào)通過反相器鏈，獲取一個(gè)延時(shí)反向信號(hào)CLKBD，計(jì)算該信號(hào)和CLK信號(hào)，能夠獲取高窄脈沖CLKP信號(hào)。但是時(shí)鐘脈沖跳變時(shí)，容易形成電平的翻轉(zhuǎn)，導(dǎo)致CMOS電路形成較高的動(dòng)態(tài)功耗。因此，為了降低電路功耗，采用雙閾值技術(shù)設(shè)計(jì)單邊沿脈沖發(fā)生電路，對(duì)時(shí)鐘信號(hào)進(jìn)行調(diào)控，降低翻轉(zhuǎn)率，減少時(shí)鐘電路動(dòng)態(tài)功耗。該觸發(fā)器采用時(shí)鐘信號(hào)CK在D和Q間的延時(shí)差間產(chǎn)生脈沖，并且采用異或電路進(jìn)行優(yōu)化設(shè)計(jì)，得到如圖6所示的單邊沿脈沖發(fā)生電路。

該單邊沿脈沖發(fā)生電路的脈沖信號(hào)波形示意圖如圖7所示。

傳統(tǒng)CMOS電路觸發(fā)器中的電路，存在時(shí)鐘通過反相器翻轉(zhuǎn)的跳變，導(dǎo)致動(dòng)態(tài)功能增加。因此，將單邊沿觸發(fā)器電路數(shù)據(jù)端D信號(hào)和Q信號(hào)當(dāng)成時(shí)鐘響應(yīng)電路的使能信號(hào)，確保時(shí)鐘翻轉(zhuǎn)出現(xiàn)D信號(hào)處于高電平的區(qū)間。

該設(shè)計(jì)能夠確保當(dāng)D信號(hào)處于低電平區(qū)間時(shí)，時(shí)鐘信號(hào)不會(huì)出現(xiàn)翻轉(zhuǎn)，降低反相鏈電路以及數(shù)據(jù)采樣電路中的電平翻轉(zhuǎn)發(fā)生率，減少動(dòng)態(tài)功耗，實(shí)現(xiàn)CMOS電路的低功耗設(shè)計(jì)。同時(shí)設(shè)計(jì)的雙閾值單邊沿脈沖觸發(fā)器，能夠降低時(shí)鐘在電路中的跳變，降低時(shí)鐘脈沖的數(shù)量以及晶體管跳變數(shù)量，最大程度上減少功耗。

2 實(shí)驗(yàn)分析

本文采用SMIC 0.11 μm CMOS工藝設(shè)計(jì)相關(guān)電路，通過HSpice軟件進(jìn)行仿真實(shí)驗(yàn)中，設(shè)置觸發(fā)器的時(shí)鐘頻率為200 MHz，電源電壓是1.0 V。實(shí)驗(yàn)在數(shù)據(jù)信號(hào)不同高電平持續(xù)時(shí)間下，對(duì)比分析本文方法和最小平方法的CMOS電路功耗情況如表1所示。

表1 不同方法下的電路功耗情況

分析表1可以看出，相對(duì)于最小平方法，本文方法控制下的電路耗能較低，實(shí)現(xiàn)了CMOS電路能耗的有效控制。電路在0.75 V和1.3 V電源電壓下的延遲和功耗如表2所示。

分析表2可以看出，在相同電源電壓下，采用本文方法控制的CMOS電路，其電路延時(shí)和功耗低于最小平方法。而在不同電源電壓下，隨著電源電壓值的提高，不同方法下的CMOS電路延遲和功耗都增加，但是本文方法的延遲和功耗始終低于最小平方法。

兩種方法下CMOS電路動(dòng)態(tài)功耗、靜態(tài)功耗和總功耗對(duì)比情況如表3所示。

表3 不同方法的各項(xiàng)功耗的方差和均方率對(duì)比分析

依據(jù)表3中的數(shù)據(jù)可以獲取圖8中不同方法的功耗情況對(duì)比結(jié)果，能夠看出，不同方法的靜態(tài)功耗的均方率低于動(dòng)態(tài)功耗，并且動(dòng)態(tài)功耗的波動(dòng)幅度較高，而靜態(tài)功耗的變化較為平穩(wěn)。而本文方法的靜態(tài)功耗略低于最小平方法，但動(dòng)態(tài)功耗遠(yuǎn)遠(yuǎn)低于最小平方法，并且總功耗遠(yuǎn)低于最小平方法。說明本文方法控制下的CMOS電路功耗較低，具有較高的優(yōu)勢(shì)，能夠滿足CMOS電路節(jié)能控制的需求。

分析表4可得，相對(duì)于最小平方方法，本文方法的控制時(shí)間較低，能夠極大提高控制效率，并且相差若干數(shù)量級(jí)。在本文方法下的CMOS電路漏電流低于最小平方法，說明本文方法的節(jié)能效果較優(yōu)。

3 結(jié) 論

傳統(tǒng)的大規(guī)模集成電路的功耗控制方法，存在運(yùn)算量大、精確度有限的問題。因此，基于雙閾值低功耗技術(shù)設(shè)計(jì)并實(shí)現(xiàn)CMOS電路中外部能耗控制模塊，采用雙閾值電壓技術(shù)通過較低閾值的晶體管設(shè)計(jì)CMOS能耗控制模塊，也就是低閾值模塊。通過高閾值電壓的NMOS管控制低閾值模塊，降低電路的泄露電流，通過低閾值模塊中的NMOS管對(duì)CMOS門單元電路進(jìn)行管理，提高門單元電路的運(yùn)行效率，降低總體CMOS電路的功耗。采用雙閾值技術(shù)設(shè)計(jì)CMOS電路的單邊沿脈沖觸發(fā)器，對(duì)觸發(fā)器的時(shí)鐘響應(yīng)電路進(jìn)行優(yōu)化，確保時(shí)鐘翻轉(zhuǎn)通過數(shù)字信號(hào)進(jìn)行管理，極大降低了時(shí)鐘翻轉(zhuǎn)頻率，減小了電路動(dòng)態(tài)功耗。實(shí)驗(yàn)結(jié)果說明，所設(shè)計(jì)模塊具有較高的控制效率，較低的延遲和功耗，其控制下的CMOS電路節(jié)能效果顯著。

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