李燕妃，吳建偉，謝儒彬，洪根深

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072）

0.18 μm CMOS器件SEL仿真和設(shè)計

李燕妃，吳建偉，謝儒彬，洪根深

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072）

宇宙空間存在大量高能粒子，這些粒子會導(dǎo)致空間系統(tǒng)中的CMOS集成電路發(fā)生單粒子閂鎖?；?.18 μm CMOS工藝，利用TCAD器件模擬仿真軟件，開展CMOS反相器的單粒子閂鎖效應(yīng)研究。結(jié)合單粒子閂鎖效應(yīng)的觸發(fā)機(jī)制，分析粒子入射位置、工作電壓、工作溫度、有源區(qū)距阱接觸距離、NMOS和PMOS間距等因素對SEL敏感性的影響，并通過工藝加固得出最優(yōu)的設(shè)計結(jié)構(gòu)。重離子試驗表明，采用3.2 μm外延工藝，可提高SRAM電路抗SEL能力，當(dāng)L1、L2分別為0.86 μm和0.28 μm時，其單粒子閂鎖閾值高達(dá)99.75 MeV·cm2/mg。

單粒子閂鎖；TCAD；加固；重離子試驗；外延工藝

1 引言

在CMOS集成電路中，相鄰的N型區(qū)和P型區(qū)之間存在兩個寄生雙極晶體管構(gòu)成的PNPN可控硅結(jié)構(gòu)（SCR，Silicon controlled rectifier），在空間輻射環(huán)境下，該結(jié)構(gòu)被觸發(fā)導(dǎo)通，在電源與地之間形成低阻抗大電流通路，導(dǎo)致電路無法正常工作甚至燒毀。這種現(xiàn)象稱為單粒子閂鎖（SEL，Single Event Latch-up）[1～3]。重離子導(dǎo)致的單粒子閂鎖現(xiàn)象最早在1979年被發(fā)現(xiàn)[4]，隨后的研究表明，空間環(huán)境中的質(zhì)子和中子也會導(dǎo)致單粒子閂鎖[5～9]。近年來越來越多的CMOS電路應(yīng)用于航空航天領(lǐng)域。隨著工藝尺寸的縮小，單粒子閂鎖效應(yīng)帶來的安全隱患隨之顯著增加，因此要使芯片在惡劣的輻照環(huán)境中正常工作，必須對集成電路進(jìn)行抗SEL加固。

本文基于半導(dǎo)體器件仿真工具（TCAD），研究抗輻射0.18 μm體硅CMOS器件的單粒子閂鎖效應(yīng)，在保證芯片面積小的情況下，采用工藝加固方案提高電路的抗單粒子閂鎖能力，最后通過重離子試驗，驗證不同外延層厚度條件下電路的單粒子閂鎖能力。

2 單粒子閂鎖原理

CMOS集成工藝中存在著寄生元器件，主要包括橫向NPN雙極晶體管T1、縱向PNP雙極晶體管T2和電阻R1～R4。圖1是體硅CMOS器件的寄生SCR結(jié)構(gòu)及其等效電路，NMOS的源極和體接觸接地，PMOS的源極和體接觸電位是Vdd。單粒子閂鎖觸發(fā)過程如下：在CMOS器件中，高能粒子沿著其入射軌跡電離出大量的電子-空穴對，在電場和濃度梯度的作用下，過剩電子會向PMOS的源極移動，過剩的空穴會向NMOS的源極移動，載流子的定向移動形成了電流，電流流過阱或襯底中的電阻，在其中一個寄生雙極晶體管（T1）的發(fā)射結(jié)產(chǎn)生壓降，當(dāng)電壓降足夠大時，使得T1的發(fā)射結(jié)正向?qū)?。T1的集電極電流流過另外一個寄生晶體管（T2）的基極，該電流足夠大時，產(chǎn)生的電壓降使得T2正偏導(dǎo)通，T2的集電極電流進(jìn)一步觸發(fā)T1，使得T1的集電極電流增加。由于SCR器件的正反饋特性，流過的電流不斷增加，最終導(dǎo)致整塊芯片發(fā)生失效。

圖1 CMOS器件剖面結(jié)構(gòu)及等效寄生電路

3 單粒子閂鎖仿真

本文采用Synopsys公司的Sentarus TCAD工藝和器件仿真模擬軟件，開展CMOS器件單粒子閂鎖響應(yīng)特性的研究?；诳馆椛?.18 μm CMOS工藝，模擬二維CMOS器件結(jié)構(gòu)，見圖2。CMOS電路采用高摻雜的P+襯底和低摻雜的P-外延層，高摻雜襯底減小了襯底電阻，提高了CMOS電路的抗單粒子閂鎖能力。

圖2 CMOS器件結(jié)構(gòu)示意圖

在本文的研究中，定義入射粒子為重離子，入射粒子的能量用線性能量傳輸（LET，Linear Energy Transfer）表示。采用的物理模型包括載流子遷移率模型、載流子復(fù)合模型、載流子產(chǎn)生模型、有效本征載流子濃度模型、載流子濃度對壽命影響的SRH復(fù)合、俄歇復(fù)合、載流子之間散射、遷移率隨摻雜濃度的變化以及重離子等模型。其中，重離子產(chǎn)生的電子-空穴對的濃度沿軌跡方向的空間分布采用高斯分布，特征半徑0.1 μm，電子-空穴對的濃度隨時間的分布也采用高斯分布進(jìn)行建模。

3.1 SEL的敏感區(qū)域

進(jìn)行SEL仿真時，單粒子轟擊點(diǎn)的軌跡選取非常重要，不同的轟擊軌跡所產(chǎn)生的收集電流是不同的。現(xiàn)在的主流仿真軌跡主要是垂直器件表面的入射方向，通過對比不同入射粒子軌跡下器件收集電流隨入射時間的變化來確定CMOS器件的敏感區(qū)域。按圖1的連接方式，將NMOS的源極和體接觸接地，PMOS的源極和體接觸連接Vdd，NMOS和PMOS的漏極相連浮空，NMOS和PMOS的柵極連接輸入電壓Vin。

為研究粒子入射軌跡對器件閂鎖效應(yīng)的影響，本文共選取11個入射點(diǎn)（如圖2），分別在輸入電壓為0 V和2.0 V的情況下進(jìn)行轟擊模擬。模擬過程中，NMOS和PMOS的漏極間距L1為0.86 μm，體接觸距離NMOS和PMOS源區(qū)的距離L2為0.28μm，粒子垂直入射器件表面，入射能量LET值為100 MeV·cm2/mg，工作溫度為300 K。圖3所示為不同輸入電壓條件下PMOS器件的最大源極收集電流隨入射點(diǎn)的變化情況。相比輸入電壓0 V的情況，輸入電壓為2.0 V時PMOS器件的源極收集電流增加。通過模擬分析可以看出無論輸入高壓還是低壓，CMOS器件發(fā)生單粒子閂鎖的敏感區(qū)域基本都在遠(yuǎn)離體接觸的有源區(qū)附近，最大的電流收集點(diǎn)在NMOS器件的漏極。因此，重離子入射的最敏感點(diǎn)在NMOS器件的漏/體結(jié)。

圖3 不同入射位置對應(yīng)的PMOS源極收集電流

3.2 溫度對SEL的影響

仿真中，NMOS和PMOS的漏極間距L1為0.86 μm，體接觸距離NMOS和PMOS源區(qū)的距離L2為0.28 μm。CMOS器件的Vin輸入電壓0 V，結(jié)合器件敏感區(qū)的分析，選擇對SEL較敏感的NMOS管的漏/體結(jié)進(jìn)行重離子垂直轟擊模擬，研究PMOS器件的最大源極收集電流和LET閾值隨溫度變化的關(guān)系，模擬溫度范圍為220～420 K。

由圖4可見，當(dāng)工作溫度從300 K增加到420 K時，PMOS器件的最大源極收集電流先增加并接近飽和。這是因為隨著溫度升高，半導(dǎo)體中本征載流子濃度迅速增加，電流密度隨之增大，CMOS閂鎖電流顯著增加。溫度從300 K降至220 K時，CMOS的最大收集電流增加。隨著工作電壓增加，CMOS器件中電場強(qiáng)度增大，PMOS的源極對體電流的收集能力增加，相比1.8 V的情況，當(dāng)Vdd為2.0 V時，PMOS的源極收集電流增加了5～7 mA。隨著工作溫度的增加，CMOS器件發(fā)生閂鎖的LET值逐漸減小。這是由于散射作用，硅中的電阻隨著溫度的升高而呈指數(shù)增加，寄生電阻的增加會降低阱中要達(dá)到二極管壓降所需的電流，使得兩個寄生的晶體管更容易發(fā)生導(dǎo)通，進(jìn)而增加了閂鎖的敏感性。

圖5所示是不同工作溫度下PMOS源極收集電流隨時間的變化關(guān)系曲線。粒子垂直入射器件表面，入射能量LET值為90 MeV·cm2/mg，工作電壓2.0 V?？梢钥闯?，在工作溫度300 K時，粒子入射引起了較大的電流脈沖，但很快就恢復(fù)到了正常的工作狀態(tài)，并不能使電路發(fā)生閂鎖。隨著工作溫度的增加，粒子入射引起的大電流無法恢復(fù)，電流保持在15 mA以上，CMOS電路發(fā)生單粒子閂鎖效應(yīng)。

圖4 PMOS源極最大收集電流和閂鎖LET閾值隨溫度變化情況

圖5 不同工作溫度下PMOS源極收集電流隨時間變化情況

3.3 L1、L2和外延厚度對SEL的影響

單粒子閂鎖效應(yīng)受兩個寄生雙極晶體管的放大倍數(shù)和電阻的影響，為了提高抗SEL的水平，我們對標(biāo)準(zhǔn)CMOS器件的尺寸L1、L2進(jìn)行仿真模擬，研究不同的MOS間距和接觸位置對SEL敏感性的影響。同時，采用外延工藝降低襯底電阻，提高CMOS器件的抗SEL能力。仿真模擬時，選用P型摻雜外延材料，外延層電阻率10～20 Ω·cm，外延襯底電阻率0.01 Ω·cm，工作溫度300 K，工作電壓2.0 V，輸入電壓2.0 V，設(shè)置粒子垂直入射NMOS管漏/體結(jié)。表1、表2分別是3.2 μm和4.0 μm外延工藝的CMOS器件發(fā)生單粒子閂鎖LET閾值。

表1 3.2 μm外延工藝下，單粒子閂鎖LET閾值(MeV·cm2/mg)

表2 4.0 μm外延工藝下單粒子閂鎖LET閾值(MeV·cm2/mg)

由表1、表2可見，隨著體接觸距離L2的增加，電路的SEL敏感性提高。這是因為接觸電阻R1和R2阻值增大，對于給定的電流意味著寄生雙極晶體管的壓降增大，CMOS電路發(fā)生閂鎖的正反饋作用得到增強(qiáng)。NMOS和PMOS間距L1增加，導(dǎo)致電阻R3和R4的阻值增加，根據(jù)串聯(lián)電路的特性，寄生雙極晶體管T1和T2的發(fā)射結(jié)壓降減小，降低了CMOS電路發(fā)生閂鎖的敏感性。當(dāng)L1=1.0 μm時，L2從0.28 μm增加到1.0 μm，3.2 μm外延工藝CMOS器件的單粒子閂鎖LET閾值超過200 MeV·cm2/mg，而4.0 μm外延工藝CMOS器件的單粒子閂鎖閾值不超過18 MeV·cm2/mg。可見，在版圖結(jié)構(gòu)一致的情況下，采用3.2 μm外延工藝可以提高電路的抗SEL能力。當(dāng)L1≥1.5 μm時，兩種外延工藝的CMOS器件抗SEL能力高達(dá)200 MeV·cm2/mg以上，然而大大增加了版圖面積。當(dāng)L1≤0.86 μm時，4.0 μm外延工藝CMOS器件容易發(fā)生SEL效應(yīng)。因此，版圖尺寸選擇L1=0.86μm、L2=0.28 μm時，采用3.2 μm外延工藝可以使得電路的單粒子閂鎖LET閾值超過200 MeV·cm2/mg。

4 電路試驗驗證

采用0.18 μm CMOS工藝實現(xiàn)的電路樣品進(jìn)行重離子輻照試驗，輻照離子為能量1985.5 MeV的209Bi離子，被測器件均經(jīng)過正面開封裝處理且處于正常工作狀態(tài)。電路采用雙電壓工作方式，即內(nèi)核采用電源管理電路產(chǎn)生1.8 V工作電壓，而與PAD接口電路則采用3.3 V供電電壓，產(chǎn)生擺幅為3.3 V的電平。圖6是SRAM單粒子測試系統(tǒng)測試流程圖，開始測試后先確定被測芯片在未開啟束流情況下的存儲數(shù)據(jù)是否正確，即寫入測試向量并驗證，驗證無誤后再開啟束流，進(jìn)行被測芯片的單粒子效應(yīng)數(shù)據(jù)對比測試。

通過前面的仿真發(fā)現(xiàn)，電路工作溫度對單粒子閂鎖效應(yīng)影響很大，但目前國內(nèi)單粒子輻照試驗中電路只能采用常溫工作，因此，輻照試驗采用溫度300 K。圖7所示是SRAM電路樣品的SEL試驗監(jiān)測電流隨輻照時間的變化關(guān)系曲線。電路樣品共5顆，L1=0.86μm，L2=0.28 μm，其中1#～3#是4.0 μm外延工藝，4#、5#是3.2 μm外延工藝，入射粒子的能量LET值為99.75 MeV·cm2/mg。單粒子入射前，5顆電路樣品的電流較低，電路性能正常。重離子輻照后，1#～3#樣品電路在出束后電流高達(dá)600 mA，說明電路發(fā)生單粒子閂鎖。4#和5#樣品電路在輻照過程中輸出電流分別為32 mA和34 mA，電路沒有發(fā)生閂鎖效應(yīng)。試驗表明，3.2μm外延工藝可以提高CMOS電路的抗SEL水平。

圖6 SRAM單粒子測試系統(tǒng)測試流程

圖7 輸出電流隨輻照時間的變化關(guān)系

5 結(jié)論

本文簡要分析了單粒子閂鎖效應(yīng)的機(jī)理，基于TCAD模擬器研究CMOS電路發(fā)生閂鎖的敏感區(qū)，并研究工作電壓、工作溫度、體接觸距源區(qū)間距、NMOS和PMOS間距、外延工藝對單粒子閂鎖敏感性的影響。仿真模擬表明，工作電壓和工作溫度對電路的SEL敏感性影響很大，調(diào)整寄生電阻大小可以有效抑制單粒子閂鎖的發(fā)生，同時考慮到芯片版圖面積，可以通過工藝加固提高電路抗SEL水平。單粒子試驗證明，采用3.2 μm外延工藝可以有效減小版圖設(shè)計面積，并提高電路的抗單粒子閂鎖能力。

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作者簡介：

宋長庚（1984—），男，河北人，本科，從事NAND flash工藝整合研發(fā)工作。

Simulation and Design of SEL for 0.18 μm CMOS Devices

LI Yanfei,WU Jianwei,XIE Rubin,HONG Genshen
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

The high-energy particles of large quantities from outer space may lead to Single Event Latch-up (SEL)in CMOS devices.The paper conducts studies on SEL for CMOS inverter using 0.18 μm CMOS technology and the TCAD method.The triggering mechanism of SEL is at first discussed for further analysis on particle incident position,voltage,temperature,distance between active region and body,NMOS and PMOS spacing,as well as radiation-hardened process.Then the optimal structure is obtained.The heavy ion test performed thereafter shows that in the 3.2 μm epitaxial process the SRAM circuit has a high LET threshold of 99.75 MeV·cm2/mg with L1=0.86 μm and L2=0.28 μm.

single event latch-up;TCAD;radiation-hardened;heavy ion test;epitaxial process

TN406

A

1681-1070（2017）02-0043-05

李燕妃（1987—），女，福建福安人，碩士研究生，畢業(yè)于電子科技大學(xué)微電子學(xué)與固體電子學(xué)專業(yè)，現(xiàn)從事抗輻射集成電路工藝集成技術(shù)研究。

2016-10-14