雷宇++劉佳

【摘 要】航電系統(tǒng)正朝著高度綜合化的方向發(fā)展，越來越多的模塊被集成在單一系統(tǒng)中，隨之帶來了面積、功耗過大以及板間布線復雜的問題。航電系統(tǒng)綜合化、小型化和低功耗的需求以及工藝水平的提升，為單芯片集成多處理器內(nèi)核的設(shè)計提供了支撐。本文提出一種面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計方案，首先對雙核處理器系統(tǒng)架構(gòu)進行描述，在此基礎(chǔ)上詳細分析了總線互連、復位策略、存儲一致性等關(guān)鍵技術(shù)。該方案可廣泛應用于高度綜合化航電系統(tǒng)設(shè)計領(lǐng)域。

【關(guān)鍵詞】Power架構(gòu)；雙核；總線互連；存儲一致性

引言

航電系統(tǒng)目前正在向高度綜合化方向發(fā)展[1]，大量的紅外、射頻、信號處理、數(shù)字處理模塊[2]被綜合到一個系統(tǒng)，這對航電系統(tǒng)的性能、帶寬、功耗、散熱提出了嚴峻的挑戰(zhàn)。將多模塊集成為單芯片，能夠大幅度減少元器件種類和板間連接器，有效解決面積、功耗和散熱等問題。因此采用面向綜合化航電系統(tǒng)的專用單芯片雙核處理器設(shè)計成為絕佳的解決方案[3]。

PowerPC是一種精簡指令集（RISC）架構(gòu)的中央處理器，以其優(yōu)異的性能、較低的能耗以及較低的散熱量被廣泛應用于嵌入式環(huán)境[4]。本文提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計方案，內(nèi)部集成兩個高性能PowerPC處理器，主處理器負責數(shù)據(jù)處理，從處理器負責FC-ASM協(xié)議[5]處理。主、從處理器之間通過DDR2存儲器交換數(shù)據(jù)。本文對基于Power架構(gòu)的雙核乃至多核處理器開發(fā)具有一定的參考價值。

1.面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計

根據(jù)主、從處理器的功能劃分，提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計。主處理器集成了PCIe、SRIO主機接口和DDR2控制器，同時對FC-ASM協(xié)議處理模塊開放一個高速數(shù)據(jù)接口，提供了一條主機——DDR2存儲器——FC-ASM協(xié)議處理模塊之間的數(shù)據(jù)處理高速通道。從處理器對FC-ASM協(xié)議處理模塊開放一個配置接口，提供了初始化以及寄存器配置通道。主、從處理器通過外部存儲復用接口訪問片外FLASH，片外FLASH存放著處理器上電所需的初始化程序。

2.總線互連

主、從處理器以及周邊模塊之間通過PLB4總線[6]進行互連。PLB4總線是高性能數(shù)據(jù)總線，用于在高速主、從設(shè)備之間進行讀數(shù)據(jù)和寫數(shù)據(jù)的快速交換。PLB4總線包含64位地址線、128位數(shù)據(jù)線。每一個PLB主設(shè)備通過獨立的地址線、寫數(shù)據(jù)線、讀數(shù)據(jù)線和控制信號連接到PLB4總線上；而每一個PLB從設(shè)備通過共享的地址線、讀數(shù)據(jù)線、寫數(shù)據(jù)線、控制和狀態(tài)信號連接到PLB4總線上。各個設(shè)備對PLB總線的訪問是通過一個集中的總線仲裁器來完成總線控制的分配。

考慮到PCIe、SRIO主機接口與FC-ASM協(xié)議處理模塊之間需要通過DDR2存儲器交換大量數(shù)據(jù)，因此在主處理器PLB0總線上只分配DDR2控制器一個從設(shè)備；其余從設(shè)備被分配在主處理器的PLB1總線上。兩條相對獨立的數(shù)據(jù)通路：PCIe、SRIO、FC-ASM協(xié)議處理模塊與DDR2存儲器之間的FC通信數(shù)據(jù)通路；主處理器與FLASH存儲之間的程序加載數(shù)據(jù)通路[7]。

從處理器對冗余的周邊模塊進行裁剪，只保留了與處理器核和FC-ASM模塊正常工作相關(guān)的模塊。

3.復位策略

復位分為硬件復位、軟件復位和看門狗復位三種方式[8-9]，其中主處理器和從處理器具有獨立的軟件復位和看門狗復位。硬件復位結(jié)束后，主處理器開始初始化并從外部FLASH加載程序[10～12]，待主處理器程序加載完成后，從處理器開始初始化并從外部FLASH加載程序。

4.存儲一致性信號量方案

主、從處理器之間通過DDR2存儲器交換數(shù)據(jù)，為了保證存儲一致性[13～14]，本文提出了一種信號量的解決方案。主、從處理器共享一個信號量寄存器。如果從處理器要對DDR2存儲器進行訪問，應先讀取信號量寄存器，如果寄存器值為“0”，表明主處理器正在對DDR2存儲器進行訪問。主處理器完成對DDR2存儲器的訪問后，對信號量寄存器進行寫操作，寫操作會將信號量寄存器主處理器端置“0”，從處理器端置“1”。從處理器讀取到信號量寄存器值為“1”后，表明從處理器可以發(fā)起對DDR2存儲器的訪問。信號量解決方案提供了主、從處理器對共享的DDR2存儲器的互斥操作機制，保證了存儲一致性。

5.總結(jié)

本論文提出了面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計方案，詳細論述了架構(gòu)設(shè)計、總線互連、復位策略、存儲一致性設(shè)計。本論文面向航電系統(tǒng)特定應用，將多模塊集成到單片，有效解決了原系統(tǒng)存在的面積、功耗、散熱、布線復雜等問題。本文對基于Power架構(gòu)的雙核乃至多核處理器開發(fā)具有一定的參考價值。

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