孫科學(xué),郭宇鋒,劉芫健,肖 建,諶 靜

(南京郵電大學(xué) 電子科學(xué)與工程學(xué)院，江蘇 南京 210023)

可編程器件在電工電子實(shí)驗(yàn)案例教學(xué)中的改革與探索

孫科學(xué),郭宇鋒,劉芫健,肖 建,諶 靜

(南京郵電大學(xué) 電子科學(xué)與工程學(xué)院，江蘇 南京 210023)

針對(duì)目前高校電工電子實(shí)驗(yàn)教學(xué)中存在的問題，該文從提高學(xué)生實(shí)踐動(dòng)手能力出發(fā)，在電工電子實(shí)驗(yàn)課程中引入可編程邏輯器件。把傳統(tǒng)電子電路設(shè)計(jì)與FPGA設(shè)計(jì)做了比較，鍛煉了學(xué)生基于模塊化設(shè)計(jì)數(shù)字電路的能力以及調(diào)測(cè)復(fù)雜電路的水平。將組合邏輯和時(shí)序邏輯結(jié)合，通過VHDL語言設(shè)計(jì)動(dòng)態(tài)顯示典型案例，該案例可以作為其他單元電路設(shè)計(jì)的模板，突出了基于硬件描述語言設(shè)計(jì)硬件電路的靈活性。實(shí)踐表明，案例教學(xué)法作為一種交互式的教學(xué)方法，增強(qiáng)了學(xué)生學(xué)習(xí)的興趣，使學(xué)生主動(dòng)參與學(xué)習(xí)，提高了學(xué)生對(duì)實(shí)際工程的認(rèn)知能力和解決問題的綜合能力。

電工電子實(shí)驗(yàn)；現(xiàn)場(chǎng)可編程門陣列；案例教學(xué)； 可編程器件

電工電子實(shí)驗(yàn)是一門理論性、工程性、技術(shù)性、實(shí)踐性和實(shí)用性都很強(qiáng)的課程，在南京郵電大學(xué)是一門獨(dú)立設(shè)置的實(shí)驗(yàn)課程，是一門重要的必修學(xué)科基礎(chǔ)課，同時(shí)也是江蘇省重點(diǎn)建設(shè)課程和省級(jí)精品課程。本課程被視為工科學(xué)生進(jìn)入電子工程領(lǐng)域的入門課程，是聯(lián)系公共基礎(chǔ)課程和專業(yè)課程的重要橋梁。目前數(shù)字電路的發(fā)展日新月異，有必要對(duì)數(shù)字電路部分的實(shí)驗(yàn)進(jìn)行更新[1-4]。

隨著微電子設(shè)計(jì)技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、大規(guī)模超大規(guī)模集成電路(very large scale integrated circuit，VLSIC)，逐步發(fā)展到今天的專用集成電路(application specific integrated circuit，ASIC)。ASIC的出現(xiàn)降低了電子產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，縮小了電子設(shè)計(jì)的物理尺寸。但ASIC設(shè)計(jì)周期長(zhǎng)，改版投資大等缺陷也制約了其應(yīng)用范圍。

可編程器件的開發(fā)可以用原理圖輸入的方法或者采用硬件描述語言(HDL)的方法設(shè)計(jì)。原理圖輸入可控性好，比較直觀，但設(shè)計(jì)大規(guī)模CPLD/FPGA時(shí)顯得很煩瑣，移植性稍差。HDL設(shè)計(jì)方法開發(fā)可編程器件可移植性好，使用方便，但直觀性不如原理圖。在稍復(fù)雜的FPGA/CPLD設(shè)計(jì)中，通常采用原理圖和硬件描述語言相結(jié)合的方法進(jìn)行電路設(shè)計(jì)，適合用原理圖的地方就用原理圖，適合用硬件描述語言的地方就用硬件描述語言，并沒有強(qiáng)制的規(guī)范。在較短的時(shí)間內(nèi)，用熟悉的工具設(shè)計(jì)出穩(wěn)定、高效并符合設(shè)計(jì)要求的電路才是設(shè)計(jì)人員的最終目的[5-6]。

在較為完整的實(shí)驗(yàn)訓(xùn)練中引導(dǎo)學(xué)生綜合運(yùn)用數(shù)字電路的相關(guān)知識(shí)，讓學(xué)生了解電子電路實(shí)現(xiàn)方法的多樣性及根據(jù)工程需求比較選擇技術(shù)方案。學(xué)習(xí)時(shí)分復(fù)用技術(shù)的動(dòng)態(tài)顯示原理，運(yùn)用數(shù)字電路與邏輯設(shè)計(jì)理論和相關(guān)電子技術(shù)，按照分模塊設(shè)計(jì)與調(diào)測(cè)的方法[7-13]，完成4位數(shù)碼管動(dòng)態(tài)顯示實(shí)驗(yàn)。同時(shí)訓(xùn)練學(xué)生的可編程器件的設(shè)計(jì)能力，基于硬件描述語言的邏輯設(shè)計(jì)能力，培養(yǎng)學(xué)生的數(shù)字電路設(shè)計(jì)和分析能力，提升學(xué)生硬件調(diào)測(cè)的工程素質(zhì)。

本文以案例教學(xué)的方式體現(xiàn)可編程器件在現(xiàn)代數(shù)字電子電路中的應(yīng)用，突出基于硬件描述語言設(shè)計(jì)硬件電路的靈活性。

1 電工電子實(shí)驗(yàn)課程案例

本案例以動(dòng)態(tài)顯示為例研究數(shù)字電路的設(shè)計(jì)方法，對(duì)傳統(tǒng)的基于中小規(guī)模集成電路的數(shù)字電路設(shè)計(jì)和基于可編程邏輯的現(xiàn)代數(shù)字電路進(jìn)行對(duì)比，體現(xiàn)出現(xiàn)代數(shù)字電路設(shè)計(jì)的優(yōu)勢(shì)和特色。

動(dòng)態(tài)顯示的特點(diǎn)是由位選線控制數(shù)碼管的有效顯示。這樣就沒必要每一位數(shù)碼管配備一個(gè)七段譯碼器，從而可以簡(jiǎn)化硬件電路。所謂動(dòng)態(tài)掃描顯示即輪流向各位數(shù)碼管送出字形碼和相應(yīng)的位選信號(hào)，利用發(fā)光管的余暉效應(yīng)和人眼視覺暫留效果，給人的直觀感覺是多位數(shù)碼管同時(shí)顯示。

通過學(xué)習(xí)時(shí)分復(fù)用技術(shù)的動(dòng)態(tài)顯示原理，運(yùn)用數(shù)字電路與邏輯設(shè)計(jì)理論和相關(guān)電子技術(shù)，按照分模塊設(shè)計(jì)與調(diào)測(cè)的方法，完成4位數(shù)碼管動(dòng)態(tài)顯示實(shí)驗(yàn)。同時(shí)訓(xùn)練學(xué)生的可編程器件的設(shè)計(jì)能力，基于硬件描述語言的邏輯設(shè)計(jì)能力以及培養(yǎng)學(xué)生的數(shù)字電路設(shè)計(jì)和分析的能力。

圖1 動(dòng)態(tài)顯示電路系統(tǒng)結(jié)構(gòu)圖

2 實(shí)施方案

2.1 基于中小規(guī)模集成電路實(shí)現(xiàn)

根據(jù)設(shè)計(jì)原理，將動(dòng)態(tài)顯示分為計(jì)數(shù)控制模塊(7474)、位選模塊(74139)、數(shù)據(jù)選擇模塊(74153)和譯碼顯示模塊(7448，數(shù)碼管)4個(gè)模塊進(jìn)行調(diào)測(cè)?？傮w電路通過Multisim11仿真，電路圖如圖2 所示。

2.2 基于FPGA實(shí)現(xiàn)4位動(dòng)態(tài)顯示電路

2.2.1 基于VHDL硬件描述語言，采用層次化設(shè)計(jì)方法實(shí)現(xiàn)。

系統(tǒng)設(shè)計(jì)的頂層如圖3所示，其中的mux4(位寬為4 bit的4選1數(shù)據(jù)選擇器)模塊、Two_Bit_Counter(2位加法計(jì)數(shù)器)以及decoder(2-4線譯碼器)由VHDL硬件描述語言設(shè)計(jì)。由于這3個(gè)模塊實(shí)現(xiàn)起來比較簡(jiǎn)單，在此不再列出VHDL語言代碼。將各底層模塊通過Create schematic symbol生成原理圖符號(hào)，通過原理圖輸入完成頂層設(shè)計(jì)。

圖2 基于中小規(guī)模集成電路實(shí)現(xiàn)4位動(dòng)態(tài)顯示整體仿真圖

圖3 基于混合輸入的頂層設(shè)計(jì)原理圖

2.2.2 通過VHDL語言將該功能作為一個(gè)模塊進(jìn)行設(shè)計(jì)。

設(shè)計(jì)由時(shí)序邏輯進(jìn)程、模4計(jì)數(shù)器進(jìn)程、2-4線譯碼器電路和數(shù)據(jù)選擇器構(gòu)成，具體設(shè)計(jì)如下：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

Use ieee.std_logic_unsigned.all;

entity dyn_display is

Port (clk: in STD_LOGIC;

rst: in STD_LOGIC;

D3: in STD_LOGIC_VECTOR (3 downto 0);

D2: in STD_LOGIC_VECTOR (3 downto 0);

D1: in STD_LOGIC_VECTOR (3 downto 0);

D0: in STD_LOGIC_VECTOR (3 downto 0);

Ena_out : out STD_LOGIC_VECTOR (3 downto 0);

D_out : out STD_LOGIC_VECTOR (3 downto 0));

end dyn_display;

architecture Behavioral of dyn_display is

signal cnt: std_logic_vector (1 downto 0)；

begin

Count: process (rst,clk) --計(jì)數(shù)器進(jìn)程

begin

ifrst= ′0′ then

cnt<= "00";

elsifclk′event andclk= ′1′ then

cnt<=cnt+ ′1′;

end if;

end process;

withcntselect --組合邏輯，譯碼器

Ena_out<= "0111" when "00" ,

"1011" when "01" ,

"1101" when "10" ,

"1110" when others ;

mux_4: process (cnt,D3,D2,D1,D0) --組合邏輯，數(shù)據(jù)選擇器

begin

ifcnt="00" then

D_out <=D3;

elsifcnt="01" then

D_out<=D2;

elsifcnt="10" then

D_out<=D1;

else

D_out<=D0;

end if;

end process mux_4 ;

end Behavioral;

程序中D3、D2、D1、D0分別對(duì)應(yīng)圖3中BCD3、BCD2、BCD1、BCD0,Ena_out對(duì)應(yīng)圖3中Y0Y1Y2Y3,D_out對(duì)應(yīng)圖3中DCBA。

2.2.3 基于FPGA方案的實(shí)驗(yàn)仿真

激勵(lì)信號(hào)需給出待測(cè)模塊的所有輸入的邏輯關(guān)系，包括輸入數(shù)據(jù)信號(hào)D0、D1、D2、D3，時(shí)鐘信號(hào)clk、清零信號(hào)clr。測(cè)試仿真圖如圖 4所示。

圖4 4位動(dòng)態(tài)顯示ISE仿真圖

3 結(jié)束語

把傳統(tǒng)的基于中小規(guī)模集成電路的電子電路設(shè)計(jì)與現(xiàn)代FPGA電路設(shè)計(jì)做比較，鍛煉了學(xué)生基于模塊化設(shè)計(jì)數(shù)字電路的能力以及調(diào)測(cè)復(fù)雜電路的能力。本實(shí)驗(yàn)案例將組合邏輯和時(shí)序邏輯結(jié)合，通過VHDL語言設(shè)計(jì)這一典型案例，該案例可以作為其他單元電路設(shè)計(jì)的模板，突出了基于硬件描述語言設(shè)計(jì)硬件電路的靈活性。

案例教學(xué)法作為一種交互式的教學(xué)方法，引入到電工電子實(shí)驗(yàn)課程的教學(xué)中，增強(qiáng)了學(xué)生學(xué)習(xí)的興趣，使學(xué)生主動(dòng)參與學(xué)習(xí)，提高了學(xué)生對(duì)實(shí)際工程的認(rèn)知能力和解決問題的綜合能力。

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A Reform and Exploration in the Electrical and Electronic Experimental Course Using FPGA

SUN Kexue, GUO Yufeng, LIU Yuanjian, XIAO Jian, CHEN Jing

(College of Electronics Science and Engineering, Nanjing University of Posts and Telecommunications, Nanjing 210023, China)

Focus on the problems existing in the electrical and electronic experimental teaching in colleges and universities, in order to improve students’ practice ability, this paper introduces the programmable logic devices in electrical and electronic experimental course.The traditional electronic circuit design is compared with FPGA design, thus it exercises the students’ ability of designing digital circuit based on modular, and the debugging level for complex circuits.Combing the combinatorial logic with temporal logic, we design a typical case with the dynamic display using VHDL language.This case can be used as a template for other unit circuit design, and highlights the flexibility of designing a hardware circuit based on a hardware description language.Practice shows that the case teaching method, as an interactive teaching method, enhances students’ interest in learning and makes students take part in learning actively and improve students’ comprehensive ability of cognition and solving problems.

electrical and electronic experimental; FPGA; case teaching; programmable device

2015-06-05；修改日期:2016-11-25

江蘇省高等教育教改研究課題(2015JSJG226, 2015JSJG227)；電子信息類專業(yè)教學(xué)指導(dǎo)委員會(huì)研究課題(2016-Y14)；南京郵電大學(xué)重點(diǎn)教學(xué)改革項(xiàng)目(JG03314JX54, JG03314JX53, JG03315JX07)；南京郵電大學(xué)實(shí)驗(yàn)室工作研究課題(2016XSG02)；江蘇高校品牌專業(yè)建設(shè)工程資助項(xiàng)目(TAPP)資助。

孫科學(xué)(1981-)，男，碩士，副教授，主要從事電子電路設(shè)計(jì)，嵌入式系統(tǒng)與通信軟件設(shè)計(jì)方面的研究。

G642.0

A

10.3969/j.issn.1672-4550.2017.01.025