凌旭林

摘要：當(dāng)前，LED顯示屏在許多領(lǐng)域中得到了廣泛的應(yīng)用，其控制系統(tǒng)的設(shè)計也越來越受人們關(guān)注。本文對基于嵌入式以太網(wǎng)的LED顯示屏控制系統(tǒng)的應(yīng)用展開了研究，對其總體設(shè)計及各個模塊的設(shè)計進(jìn)行了詳細(xì)的介紹，該控制系統(tǒng)實現(xiàn)了LED顯示屏4K2K、3D顯示和音頻同步播放。

關(guān)鍵詞：嵌入式以太網(wǎng)LED顯示屏；控制系統(tǒng)

0引言

隨著LED顯示技術(shù)的迅猛發(fā)展，LED顯示屏的應(yīng)用也越來越廣泛，并以其壽命長、可靠性高、能耗少、顯示方式豐富、組態(tài)靈活、性比價高等優(yōu)點受到人們的青睞，并且隨著LED顯示屏向著高亮度、全彩化方向的發(fā)展，LED顯示屏將會得到更為廣泛的應(yīng)用。因此，對LED顯示屏控制系統(tǒng)展開研究具有十分重要的意義和價值。

1總體設(shè)計

LED顯示屏控制系統(tǒng)（LED Display Control System），又稱LED顯示屏控制器、LED顯示屏控制卡。LED顯示屏控制系統(tǒng)包括發(fā)送和接收兩部分，圖1所示為發(fā)送器控制邏輯設(shè)計，包括HDMI輸入口、DVI輸入口、USB接口、ADV7619、CP2102、FPGA、DDR、FLASH、PCIe插口、外設(shè)和高速通訊邏輯。

2模塊設(shè)計

提高雙口千兆網(wǎng)LED控制器性能關(guān)鍵有三點，一是輸入支持HDmM11.4a；二是實現(xiàn)高帶寬通訊；三是多路接收分配輸出。

2.1發(fā)送器

2.1.1音視頻輸入

音視頻輸入解碼芯片采用HDMI/DVI雙輸入ADV7619芯片代替?zhèn)鹘y(tǒng)方案中的單視頻DVI芯片。ADV7619是AMD公司的一款高質(zhì)量多路復(fù)用高清多媒體接口（HDMIOR）接收器，內(nèi)部邏輯設(shè)計見參考文獻(xiàn)。ADV7619TMDS時鐘頻率最高達(dá)297MHz，支持HDM11.4a規(guī)范規(guī)定的所有強制性和附加3D電視格式，包括36位色深1920×1080p高清電視、4k×2k（3840x2160@24Hz/25Hz/30Hz以及4096×2160@24Hz）超高清和3D電影視頻播放，支持?jǐn)?shù)字?jǐn)z像機的色彩空間sYCC601、Adobe RGB和Adob-eYCC601，支持HBR和DSDS/PDIF多種數(shù)字音頻格式。ADV7619的音視頻解碼直接輸出到FPGA。

2.1.2高速通訊邏輯

超高分辨率LED顯示屏單卡控制系統(tǒng)10Gbit/s高速通信的構(gòu)建基于10Gbit/s以太網(wǎng)技術(shù)，尤其是10Gbit/s以太網(wǎng)物理接口的發(fā)展。10Gbit/s以太網(wǎng)IEEE802.3an定義了基于雙絞線作為媒質(zhì)的10Gbit/s以太網(wǎng)標(biāo)準(zhǔn)，傳輸距離至少100m。

2.1.3 FPGA信息處理

大規(guī)?？删幊绦酒現(xiàn)PGA是超高分辨率LED顯示屏控制系統(tǒng)設(shè)計的核心，所有信息，包括高清音視頻接收、緩存、轉(zhuǎn)換、輸出、控制信號嵌入、狀態(tài)顯示、DDR、FLASH和外部設(shè)備管理等均由FPGA進(jìn)行處理。與傳統(tǒng)的LED顯示屏控制系統(tǒng)設(shè)計比較，其最大不同在于10Gbit/s通訊。目前Al-tera、Xilinx、Lattice等主流FPGA制造商都能提供用于10GbE通訊的FP-GA芯片，例如，Altera的Stratix Ⅴ（GX、GS和GT）、Stratix Ⅳ（GX和GT）、Cyclone Ⅳ GX（F23和更大器件），Stratix Ⅱ GX、Arria系列和HardCopy Ⅳ GX ASIC器件都帶有內(nèi)置收發(fā)器，為XAUI接口的實現(xiàn)提供專用模式。XAUI收發(fā)器模塊提供156.25MHz輸入?yún)⒖紩r鐘和并行接口，帶有4通道時鐘數(shù)據(jù)恢復(fù)（CDR）接收器和4通道收發(fā)器陣列以及交流耦合差分接口和差分PCML驅(qū)動電路。收發(fā)器模塊嵌入了專用速率匹配和時鐘補償FIFO緩沖，還采用了1：16串化器/解串器（SerDes）、16：20變速箱、8B/10B編碼和字對齊功能，所有這些功能都由專用XAUI狀態(tài)機進(jìn)行控制。每組四通道還內(nèi)置了通道對齊電路，以減小XAUI接口從XAUI源到宿的偏移。收發(fā)器可提供500%的預(yù)加重和高達(dá)17dB的均衡，以補償高頻損耗。Altera的以上器件均符合所有的IEEE802.3ae規(guī)范，包括沒有預(yù)加重時小于0.35單位間隔fUI）的抖動發(fā)生和最大峰峰值大于0.60UI的抖動容限。收發(fā)器模塊符合IEEE802.3正弦抖動容限模板要求。萬兆以太網(wǎng)3.1250-Gbit/s×4通道單向數(shù)據(jù)傳送速率符合IEEE802.3aeXAUI對物理層器件和上層器件鏈接的定義。

2.1.4 CP2102

通過計算機遠(yuǎn)程配置和控制LED顯示屏是必備功能，本設(shè)計采用Sil-icon Labs公司的USB轉(zhuǎn)UART橋接芯片CP2102代替?zhèn)鹘y(tǒng)的RS0-232口實現(xiàn)PC和FPGA通訊。CP2102包含USB2.0全速功能控制器、USB收發(fā)器、振蕩器和帶有全部調(diào)制解調(diào)器控制信號的異步串行數(shù)據(jù)總線（UART），可通過USB供電。CP2102工作時作為一個虛擬COM口使用，且滿足RS0-232總線的波特率要求。

2.1.5其他

（1）DDR

存儲器采用高速雙倍速率同步動態(tài)隨機存儲器DDRII代替?zhèn)鹘y(tǒng)LED控制器的SDKAM存儲器，用于緩存超高清視頻數(shù)據(jù)流。例如采用兩片ISSI公司的IS43DK32800A8M×32256Mbit芯片，或三星的2Mx32Bitx4BanksK4D553235F-GC2A、K4D553235F-GC25。

（2）FLASH存儲器

FLASH存儲器用于存儲FPGA程序和屏體控制參數(shù)，如時間程控亮度表、亮度色度校正系數(shù)等。

（3）外部設(shè)備

外部設(shè)備包括DCDC電源、時鐘、晶振、LED指示燈、電源、ESD保護(hù)電路、位開關(guān)、PCIe插口等輔助電路，其中PCIe通訊是原傳統(tǒng)雙口千兆網(wǎng)LED控制系統(tǒng)所不具備的。

2.2接收分配器

超高分辨率LED顯示屏控制系統(tǒng)設(shè)計接收分配器的邏輯設(shè)計框圖見圖2?？梢钥闯觯涓咚偻ㄓ嵾壿?、FPGA、存儲器和外設(shè)與發(fā)送器的硬件設(shè)計基本相同，不同之處在于到LED屏體的1Gbit/s網(wǎng)絡(luò)輸出集成和音頻輸出模塊。

2.2.1 LED視頻輸出

LED視頻輸出是實現(xiàn)LED顯示的重要部分。考慮到成本和與原屏體控制器的兼容因素，本方案采用1Gbit/s帶寬的千兆網(wǎng)分區(qū)通訊模式，10～12個千兆網(wǎng)鏈路矩陣，支持10Gbit/s總帶寬并行數(shù)據(jù)輸出，足以滿足4K2K全高清信號顯示。

千兆網(wǎng)PHY陣列由3個4口PHY構(gòu)成，例如Marvell公司的88E1240具有4個SGMII接口，Broadcom公司的BCM5466（256pBGA封裝具有4xSGMII或4×RGMII（Reduced Gigabit Media Independent In-terfacel接口。SGMII是1.25Gbit/s的千兆網(wǎng)高速差分串行接口（無時鐘雙向4線），RGMII的數(shù)據(jù)速率是250MHz（含125MHz時鐘雙向12線）。如FPGAI/O口足夠用，還可采用RGMII模式。從簡化設(shè)計考慮，采用了SGMII接口，這在FPGA很容易實現(xiàn)，例如Altera的StratixOR V，StratixⅣ，Stratix Ⅲ，Arria0R Ⅴ，和AiTia Ⅱ GX系列均提供了1Gbit/s（可上升到1.4Gbit/s）的帶動態(tài)相位調(diào)整（DPA）電路的源同步差分I/O信號，支持LVDS、LVPECL、3.3VPCML和HyperTransportTM差分電氣標(biāo)準(zhǔn)。DPA電路支持多種串行/解串行（SerDes）因子，包括8X和10X模式。每個通道都有各自的DPA電路，為每個通道提供獨立的數(shù)據(jù)對齊功能。

由于源同步時鐘方案的高速接口可達(dá)到1.25Gbit/s傳送速率，時鐘至通道和通道至通道偏移的容限大大縮小。為了保持在允許的偏移內(nèi)，設(shè)計者必需使用精確的印刷電路板（PCB）設(shè)計技術(shù)，因為走線長度最細(xì)微的不匹配都可能導(dǎo)致錯誤的數(shù)據(jù)傳送。其他諸如抖動、溫度和電壓變化等影響讓這個問題更加復(fù)雜，簡單的靜態(tài)相位調(diào)整技術(shù)不是非常有效。Altera在上述器件中集成了動態(tài)相位調(diào)整電路（DPA）和專用源同步電路的快速鎖相環(huán)（PLL）。動態(tài)相位調(diào)整器DPA使用快速PLL生成的8個相移時鐘中的1個，選擇最接近輸入數(shù)據(jù)中部的時鐘相位來采樣數(shù)據(jù)和對齊數(shù)據(jù)。這種對齊是連續(xù)進(jìn)行的，能夠補償時鐘和數(shù)據(jù)信號之間實時時序變動導(dǎo)致的動態(tài)變化，有效消除了由時鐘或數(shù)據(jù)偏移引發(fā)的信號對齊問題，大大簡化了PCB設(shè)計。

可采用Lattice的ECP40-30芯片，它具有4個可達(dá)6Gbit/s的SerDes，18個1.25Gbit/s。（帶CDR）差分I/O，484PBGA封裝。

2.2.2音頻輸出

音頻輸出模塊將來自FPGA解碼后的音頻信號進(jìn)行處理后輸出到功放，以實現(xiàn)高保真的音響播放，所采用的技術(shù)和器件可參考其他文獻(xiàn)。

3結(jié)語

綜上所述，LED顯示屏和其他顯示器相比，具有亮度高、能耗少、壽命長等優(yōu)點，具有廣闊的發(fā)展前景和良好的應(yīng)用價值。但是，當(dāng)前的LED顯示屏控制系統(tǒng)較為落后，已無法滿足市場和用戶日益增長的需求。本文設(shè)計了一種基于嵌入式以太網(wǎng)的LED顯示屏控制系統(tǒng)，性價比高，適用于超高清多媒體播放，具有良好的推廣應(yīng)用價值。