凡兆龍++王凱++車博山++郭鑫宇

摘要：在現(xiàn)代高速電路中，越來越高的時(shí)鐘頻率給板級(jí)電源完整性的設(shè)計(jì)帶來了嚴(yán)峻的挑戰(zhàn)。本文探討了板級(jí)電源完整性設(shè)計(jì)的相關(guān)原理，針對(duì)一款自主設(shè)計(jì)的龍芯2F主板的電源網(wǎng)絡(luò)設(shè)計(jì)中存在電源波動(dòng)較大，PCB空間不足的問題，采用ANSYS旗下的電路仿真工具SIwave對(duì)其進(jìn)行了優(yōu)化，改善了系統(tǒng)的穩(wěn)定性，降低了成本，達(dá)到了預(yù)期的需求。

關(guān)鍵詞：ANSYS PI設(shè)計(jì) 仿真技術(shù)

中圖分類號(hào)：TP332 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2016）10-0078-01

隨著集成電路工作頻率的提高、電源完整性（Power Integrity，簡(jiǎn)稱PI）問題漸漸成為高速電路設(shè)計(jì)的瓶頸之一，關(guān)系著整個(gè)設(shè)計(jì)的性能優(yōu)劣甚至成敗[1]。工程上，由于系統(tǒng)電源平面并非絕對(duì)的導(dǎo)體，總是存在一定的阻抗，當(dāng)瞬變電流流過該平面時(shí)，就會(huì)在路徑兩端產(chǎn)生一定的電壓波動(dòng)。PI設(shè)計(jì)的目的就是在無法降低瞬態(tài)電流的情況下，盡可能地降低電源平面的目標(biāo)阻抗，從而使流過該平面的電流產(chǎn)生的電壓波動(dòng)減小，滿足系統(tǒng)要求。

1 PI設(shè)計(jì)的理論依據(jù)

理論上，電源的目標(biāo)阻抗指的是能滿足負(fù)載的瞬態(tài)電流達(dá)到最大值，同時(shí)電源波動(dòng)不超過最大允許范圍時(shí)，電源分布網(wǎng)絡(luò)（簡(jiǎn)稱PDN）自身的阻抗[2]，由式 （1）得到。

式中，表示的是電源電壓，反映負(fù)載芯片瞬態(tài)電流的最大值，這是一個(gè)和頻率有關(guān)的參數(shù)，芯片生產(chǎn)商通常不會(huì)提供I/f曲線，在實(shí)際計(jì)算目標(biāo)阻抗時(shí)，通常取芯片所有門電路同時(shí)翻轉(zhuǎn)時(shí)的負(fù)載電流來近似，即

其中，是第n個(gè)IO腳的電流變化值。

傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員往往依據(jù)經(jīng)驗(yàn)來確定添加去耦電容的種類及數(shù)量，帶有一定的盲目性及不確定性，可能會(huì)因添加電容數(shù)量、種類不恰當(dāng)，導(dǎo)致產(chǎn)品PI無法滿足要求或者PCB空間浪費(fèi)。

2 PI設(shè)計(jì)的仿真優(yōu)化

本文中待優(yōu)化的是一款自主設(shè)計(jì)龍芯2F主板。龍芯2F是一款國(guó)產(chǎn)高性能64位CPU，IO工作電壓3.3V[3]。為了節(jié)約PCB空間，降低成本，本文以3.3V的IO工作電壓作為優(yōu)化對(duì)象，介紹優(yōu)化過程。

2.1 3.3V網(wǎng)絡(luò)目標(biāo)阻抗的估計(jì)

查詢龍芯2F數(shù)據(jù)手冊(cè)可知，芯片的單個(gè)IO腳電流變化為8mA，IO電壓允許的最大變化范圍為0.7V，3.3V引腳數(shù)為20個(gè)，假定極限情況下，所有的IO同時(shí)發(fā)生狀態(tài)切換，則可以得到芯片IO最大工作電流160mA，根據(jù)式（1）可以得到龍芯2F3.3V IO電壓的目標(biāo)阻抗為4.375Ω。

2.2 優(yōu)化前預(yù)處理

將待仿真的龍芯2F主板PCB文件導(dǎo)入SIwave 的工作區(qū)，設(shè)置仿真Port，截止頻率以及收斂精度等參數(shù)，運(yùn)行仿真，得到優(yōu)化前3.3V網(wǎng)絡(luò)的阻抗曲線。如圖1所示。

由上圖1可以看出，460MHz及982MHz兩處有反諧振尖峰超過了目標(biāo)阻抗（4.375Ω）。下一步需要通過對(duì)去耦電容組合的優(yōu)化，使阻抗曲線被“壓”到系統(tǒng)目標(biāo)阻抗以下。

2.3 PDN的優(yōu)化

運(yùn)行SIwave工具，選擇需要優(yōu)化的去耦電容，設(shè)置電容的價(jià)格、型號(hào)及封裝等屬性。運(yùn)行仿真，最終軟件給出了一種最優(yōu)方案，即僅需4個(gè)種類的，5只電容即可滿足優(yōu)化的指標(biāo)，比優(yōu)化之前需要的5種15只電容在種類和數(shù)量上都大大減少，成本也大大降低。為了驗(yàn)證優(yōu)化效果，將策略1應(yīng)用到PCB中，重新運(yùn)行仿真，得到3.3V網(wǎng)絡(luò)優(yōu)化后的阻抗曲線，如圖2所示。

由圖2可以看到優(yōu)化后，3.3V網(wǎng)絡(luò)的阻抗分布曲線完全被控制在了目標(biāo)阻抗4.375Ω以下，與預(yù)期相符合。

3 結(jié)語

本文在介紹了 PI設(shè)計(jì)原理的基礎(chǔ)上，利用SIwave對(duì)國(guó)產(chǎn)龍芯2F主板的電源網(wǎng)絡(luò)設(shè)計(jì)進(jìn)行仿真分析，并給出了最佳優(yōu)化方案。優(yōu)化后的龍芯2F主板，能夠穩(wěn)定可靠地運(yùn)行，目前已經(jīng)應(yīng)用到實(shí)際項(xiàng)目中。綜上來看，ANSYS仿真工具的應(yīng)用，縮短了開發(fā)周期，降低了設(shè)計(jì)的費(fèi)用及失敗風(fēng)險(xiǎn)，具有一定的工程應(yīng)用價(jià)值。

參考文獻(xiàn)

[1]于爭(zhēng).信號(hào)完整性揭秘[M].北京：機(jī)械工業(yè)出版社，2014.

[2]葉白云，賈福楨.一種時(shí)頻域混合仿真的電源完整性分析方法[C].中國(guó)計(jì)算機(jī)學(xué)會(huì)第十二屆計(jì)算機(jī)工程與工藝學(xué)術(shù)年會(huì).45-47.

[3]龍芯2F處理器數(shù)據(jù)手冊(cè)V1.0[S].中國(guó)科學(xué)院計(jì)算技術(shù)研究所，2008.

收稿日期：2016-09-16

作者簡(jiǎn)介：凡兆龍（1988—），男，安徽淮北人，碩士，助理工程師，研究方向：嵌入式。