李治華,趙冬青,甄國(guó)涌,劉東海

(中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室,電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,太原 030051)

高可靠性遠(yuǎn)程數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)*

李治華,趙冬青*,甄國(guó)涌,劉東海

(中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室,電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室,太原 030051)

針對(duì)數(shù)據(jù)在遠(yuǎn)距離高速傳輸系統(tǒng)中存在的可靠性低的問(wèn)題,提出了一種基于LVDS長(zhǎng)線傳輸和8b/10b編碼的解決方案。該設(shè)計(jì)以LVDS為數(shù)據(jù)傳輸接口,在硬件電路上加入均衡設(shè)計(jì),補(bǔ)償長(zhǎng)線傳輸?shù)膿p耗;在邏輯設(shè)計(jì)上加入8b/10編碼,實(shí)現(xiàn)傳輸中的直流平衡,提高數(shù)據(jù)傳輸?shù)目煽啃?。?jīng)驗(yàn)證,該系統(tǒng)工作穩(wěn)定,串行數(shù)據(jù)以400 Mbit/s的速率,可實(shí)現(xiàn)在百米雙絞電纜傳輸線或2 km光纖傳輸線上的零誤碼傳輸。

高速傳輸;LVDS;可靠;低誤碼率;8b/10b編碼

某飛行器在研制過(guò)程中,需要使用數(shù)據(jù)采集系統(tǒng)采集各種模擬信號(hào),并將信息回傳給地面進(jìn)行數(shù)據(jù)處理,但由于飛行器所處環(huán)境特殊,無(wú)法近距離測(cè)試,因此需要將數(shù)據(jù)通過(guò)長(zhǎng)線高速實(shí)時(shí)的回傳給地面數(shù)據(jù)處理系統(tǒng),以便實(shí)時(shí)了解飛行器設(shè)備的工作狀態(tài),但飛行器的使用的彈上電纜網(wǎng)或光纖所處環(huán)境惡劣,周?chē)姶鸥蓴_大。普通并行的總線在長(zhǎng)距離傳輸?shù)臈l件下,抗干擾能力差,無(wú)法應(yīng)用于系統(tǒng)中。

基于串化器/解串器的LVDS是一種低功耗、低擺幅、低誤碼率的低壓差分信號(hào),它的理論傳輸速度可達(dá)1.923 Gbit/s,是解決數(shù)據(jù)高速長(zhǎng)距離傳輸,保證數(shù)據(jù)可靠性的簡(jiǎn)單有效的方案[1]。但該解決方案,在極其惡劣的環(huán)境下,數(shù)據(jù)傳輸?shù)目煽啃詴?huì)降低,單純依靠LVDS技術(shù)本身的抗干擾性已無(wú)法滿足數(shù)據(jù)的高速可靠傳輸,為進(jìn)一步優(yōu)化設(shè)計(jì),降低誤碼率,增加了8b/10b編碼,保證傳輸中的直流平衡,從而提高傳輸?shù)目煽啃浴?/p>

1 高速數(shù)據(jù)傳輸系統(tǒng)電路結(jié)構(gòu)

系統(tǒng)電路結(jié)構(gòu)如圖1所示,由彈上采編設(shè)備,地面測(cè)試存儲(chǔ)設(shè)備及計(jì)算機(jī)3部分組成。彈上采編設(shè)備采集并存儲(chǔ),地面設(shè)備接受計(jì)算機(jī)下發(fā)指令并轉(zhuǎn)發(fā)給彈上采集設(shè)備和接受彈上回傳數(shù)據(jù)。

系統(tǒng)采用LVDS接口實(shí)現(xiàn)高速數(shù)據(jù)傳輸。在發(fā)送端,FPGA邏輯控制模塊通過(guò)CPCI接口模塊接受上位機(jī)下發(fā)的10bit命令,通過(guò)SN65LV1023串化器進(jìn)行并串轉(zhuǎn)化后,再經(jīng)驅(qū)動(dòng)器LMH0074增強(qiáng)電壓擺幅后下發(fā)給轉(zhuǎn)發(fā)器;在接收端,LVDS接受模塊通過(guò)SN65LV1224解串器接收轉(zhuǎn)發(fā)器上傳的數(shù)據(jù)并進(jìn)行串/并轉(zhuǎn)化后經(jīng)均衡器LMH0074對(duì)信號(hào)進(jìn)行恢復(fù)后,再通過(guò)CPCI總線上傳至上位機(jī)進(jìn)行實(shí)時(shí)信息處理。

圖1 高速數(shù)據(jù)傳輸系統(tǒng)電路結(jié)構(gòu)

2 硬件可靠性設(shè)計(jì)

為了盡可能的提高數(shù)據(jù)傳輸?shù)目煽啃?減少由電纜或PCB損耗引起的高頻信號(hào)邊沿變化速率降低,引入碼間串?dāng)_,導(dǎo)致高頻在長(zhǎng)距離傳輸時(shí)的信號(hào)衰減。為了解決信號(hào)衰減和損耗引起的誤碼率,在本設(shè)計(jì)中采用了信號(hào)調(diào)理和預(yù)(去)加重法和均衡(EQ)技術(shù)芯片對(duì)高頻信號(hào)進(jìn)行補(bǔ)償,提高了傳輸性能。該設(shè)計(jì)采用美國(guó)半導(dǎo)體公司的LMH0074和LMH0001,是一對(duì)數(shù)據(jù)傳輸均衡器和驅(qū)動(dòng)器,可以完成高速長(zhǎng)線數(shù)據(jù)傳輸信號(hào)的調(diào)理作用,降低信號(hào)的衰減和損耗,提高數(shù)據(jù)傳輸?shù)目煽啃訹2-3]。

圖2 LVDS接口收發(fā)電路

2.1 控制命令鏈路硬件可靠性設(shè)計(jì)

電纜驅(qū)動(dòng)器LMH0001SQ是PECL電平,光收發(fā)一體模塊則是LVPECL電平,這二種電平在相互連接時(shí),需要考慮三者之間的電平的擺幅及大小的問(wèn)題,因此要求上級(jí)輸出的電平落入后一級(jí)輸入電平有效范圍內(nèi)。在設(shè)計(jì)中我們選擇交流耦合,有效地避免了前一級(jí)和后一級(jí)的電位的聯(lián)系,同時(shí)不會(huì)破壞前級(jí)的內(nèi)部偏差。圖3是LMH0001SQ接收端和輸出端波形圖。

圖3 LMH0001SQ接收端(波形1)和輸出端(波形2)

在本設(shè)計(jì)中選用收發(fā)一體的光模塊OCM3823,最高傳輸速率為1.25 Gbit/s。在命令鏈路的發(fā)送端,串化器SN65LV1023A將10bit并行的命令數(shù)據(jù)串化成串行數(shù)據(jù),此時(shí)輸出的低壓差分信號(hào)為100 mV左右,傳輸距離約10 m,不能滿足長(zhǎng)距離傳輸?shù)男枰?。LMH0001芯片傳輸速率可達(dá)540 Mbit/s,100 mV的差分輸入門(mén)檻電壓;當(dāng)REF外接電阻的阻值為750 Ω時(shí),差分輸出電壓約為800 mV,加外部電阻的偏置,輸出電壓約為1.5 V～2.3 V之間,這樣就可以驅(qū)動(dòng)百米雙絞電纜傳輸線或2 km光纖,提高了命令數(shù)據(jù)在距離上傳輸?shù)目煽啃浴?/p>

2.2 數(shù)據(jù)回傳鏈路硬件可靠性設(shè)計(jì)

LVDS傳輸信號(hào)經(jīng)過(guò)百米雙絞電纜傳輸線或2 km光纖傳輸后,會(huì)產(chǎn)生損耗,損耗與信號(hào)頻率的平方根成正比[4-5]。為了使接收的正確可靠的接受信號(hào),補(bǔ)償信號(hào)損耗。均衡芯片LMH0074SQ是針對(duì)125 Mbit/s到540 Mbit/s的傳輸速率,能夠自適應(yīng)補(bǔ)償400 m belden 1694A或第5類(lèi)非屏蔽雙絞線傳輸?shù)膿p耗,該均衡器抖動(dòng)性極低,功耗僅有200 mW。

圖4 LMH0074SQ接收端(波形1)和輸出端(波形2)

在本設(shè)計(jì)中,在數(shù)據(jù)鏈路的接收端,在差分信號(hào)之間接入一個(gè)100 Ω的電阻,匹配傳輸線上的阻抗;在LMH0074自動(dòng)均衡控制模塊即AEC+和AEC-之間跨接一個(gè)1 μF的電容,用于控制均衡環(huán)路的增益和帶寬;為了防止信號(hào)媒介發(fā)生發(fā)射,在LVDS信號(hào)的輸出端匹配一個(gè)100 Ω,精度為1%的電阻,且在PCB布線時(shí)盡量靠近解串器。

3 軟件可靠性設(shè)計(jì)

3.1 控制命令鏈路軟件可靠性設(shè)計(jì)

如果指令識(shí)別錯(cuò)誤,采集存儲(chǔ)設(shè)備將不能進(jìn)入正確的工作模式,最終可能導(dǎo)致不能采集到數(shù)據(jù),因此在指令識(shí)別上應(yīng)充分考慮到冗余及校驗(yàn)設(shè)計(jì),以確保命令指令能準(zhǔn)確無(wú)誤地下發(fā)。

LVDS有效的指令數(shù)據(jù)傳輸是10位,但在實(shí)際傳輸中卻是12位,增加了起始位“1”和終止位“0”,他們的作用是作為嵌套時(shí)鐘的起始位和終止位。解串器從嵌套的時(shí)鐘的數(shù)據(jù)中重建并行時(shí)鐘,該時(shí)鐘用來(lái)選通輸出鎖存器,并將串行數(shù)據(jù)轉(zhuǎn)化成10位并行的數(shù)據(jù)存入輸出的鎖存器[6-7]。當(dāng)收到的數(shù)據(jù)是連續(xù)幾個(gè)“0”“1”變化的數(shù)據(jù)時(shí),解串器則會(huì)將數(shù)據(jù)誤認(rèn)為是嵌套時(shí)鐘的起始位和終止位并鎖存,數(shù)據(jù)傳輸出錯(cuò)。

針對(duì)上述問(wèn)題,提出了在發(fā)送有效指令的同時(shí)插入無(wú)效指令,就可以從根本上解決了連續(xù)多次重復(fù)發(fā)“0”“1”變化的數(shù)據(jù)引起的指令數(shù)據(jù)解碼錯(cuò)誤問(wèn)題。由于LVDS同步碼格式能夠快速使解串器鎖定時(shí)鐘,因此在設(shè)計(jì)上采用同步碼作為插入數(shù)據(jù),因此有效指令和同步碼以1∶7的比例下發(fā)命令。這樣不僅能保證不會(huì)出現(xiàn)將數(shù)據(jù)誤認(rèn)為是嵌套時(shí)鐘的起始位或終止位即RMT模式,也能最大限度保證命令下發(fā)不失鎖。經(jīng)測(cè)試該方法正確可靠,指令能夠正確無(wú)誤地下發(fā)。

3.2 數(shù)據(jù)回傳鏈路軟件可靠性設(shè)計(jì)

當(dāng)數(shù)據(jù)流中有多個(gè)連續(xù)的“1”或“0”時(shí),信號(hào)的轉(zhuǎn)換可能因?yàn)殡妷何浑A的變換而造成信息錯(cuò)誤,而直流平衡可以有效地克服此類(lèi)問(wèn)題。8b/10b編碼的特性之一是保證數(shù)據(jù)流中的直流平衡,遠(yuǎn)程數(shù)據(jù)回傳時(shí),采用8b/10b編碼的方式,可以有效平衡數(shù)據(jù)流中“1”“0”的個(gè)數(shù)比例[8]。連續(xù)的“1”或“0”的個(gè)數(shù)不會(huì)超過(guò)5個(gè),即連續(xù)的5個(gè)“1”或“0”后,必會(huì)插入一個(gè)“0”或“1”,這樣就保證了直流平衡。一個(gè)8 bit的數(shù)據(jù),經(jīng)8b/10b編碼后,可能出現(xiàn)的只有3種情況:

(1)6個(gè)邏輯“1”,4個(gè)邏輯“0”;

(2)6個(gè)邏輯“0”,4個(gè)邏輯“1”;

(3)5個(gè)邏輯“0”,5個(gè)邏輯“1”。

這3種情況你對(duì)應(yīng)的8b/10b編碼的極性誤差為+2,-2,和0。

3.2 LVDS發(fā)送端8b/10b編碼

8b/10b編碼中有268個(gè)有效的編碼列表,其中256個(gè)是數(shù)據(jù)編碼列表,12個(gè)控制字編碼。其中12個(gè)控制字用于建立位同步,鏈路狀態(tài),數(shù)據(jù)幀標(biāo)志的開(kāi)始和結(jié)束。8b/10b編碼時(shí)字節(jié)ABCDEFGH被分為ABCDE和FGH兩部分,其中E和H為最高位,編碼后對(duì)應(yīng)生成abcdei和fghj,其中i和j是做高位。數(shù)據(jù)編碼在編碼過(guò)程中分為5b/6b和3b/4b相互獨(dú)立的兩部分。如圖5顯示了8b/10b的關(guān)系變換。

圖5 8b/10b變換關(guān)系

8b/10b編碼具有直流平衡的特性,主要是引入了Run Disparity的概念來(lái)平衡數(shù)據(jù)流中的“1”和“0”的個(gè)數(shù)即Run Disparity實(shí)際上是指數(shù)據(jù)流中“1”和“0”的個(gè)數(shù)之差[9]。如果Run Disparity為0,則Run Disparity為中性,如果數(shù)據(jù)模塊abcdei和fghj都為中性,那么整個(gè)數(shù)據(jù)模塊都為中性,就可以得到真正完美的直流平衡,在LVDS數(shù)據(jù)回傳鏈路就不會(huì)出現(xiàn)因?yàn)槎鄠€(gè)連續(xù)的“1”“0”電位轉(zhuǎn)換而造成的信息錯(cuò)誤,這是最完美情況,但LVDS總線在實(shí)際工程應(yīng)用中上是不可能實(shí)現(xiàn)真正的直流平衡。因此8b/10b的編碼原理就是通過(guò)檢測(cè)前一個(gè)字符的不均衡型來(lái)決定后一個(gè)字符的選擇。如果前一個(gè)字符是正不均衡型,則后一個(gè)字符就應(yīng)該選擇一個(gè)負(fù)不均衡型;同理,反之。因此這種不均衡機(jī)制使得整個(gè)高速傳輸系統(tǒng)中的數(shù)據(jù)流盡可能的保持了“1”和“0”的平衡。

圖6 RD狀態(tài)轉(zhuǎn)換圖

根據(jù)編碼規(guī)則,鏈路系統(tǒng)在上電或初始化之后RD為負(fù)。在編碼過(guò)程中,5b/6b編碼在前,3b/4b編碼在后,當(dāng)前用于5b/6b編碼的RD是前一個(gè)字節(jié)編碼產(chǎn)生的產(chǎn)生RD,用于3b/4b編碼的RD來(lái)源于前一個(gè)相鄰的5b/6b產(chǎn)生的RD。RD的運(yùn)算規(guī)則如圖6所示。

(1)如果編碼后的任意子模塊的RD大于零,則新生成的RD為正;同時(shí)若6比特模塊abcdei為“111000”或者4比特模塊fghj為“1100”時(shí),生成新的RD亦為正;

(2)如果編碼后的任意子模塊的RD小于零,則新生成的RD為負(fù);同時(shí)若6比特模塊abcdei為“000111”或者4比特模塊fghj為“0011”時(shí),生成新的RD亦為負(fù);

(3)任意RD為零的子模塊所生成的子模塊由前面緊接著的模塊RD決定。

編碼過(guò)程實(shí)現(xiàn)流程圖如圖7所示,LVDS接口在發(fā)送端,把8b的數(shù)據(jù)分為高3b和低5b,然后進(jìn)行5b/6b轉(zhuǎn)換和3b/4b轉(zhuǎn)化。在5b/6b編碼模塊和3b/4b編碼模塊,由變量控制單元和查找表邏輯實(shí)現(xiàn)輸入源碼到碼組的映射,大部分碼源對(duì)應(yīng)兩種極性碼組。在RD控制模塊中,RD的初始值為RD-(上電或者復(fù)位),或者根據(jù)上一次RD的極性來(lái)判斷6b對(duì)應(yīng)的碼組,以及6b次態(tài)的極性;然后再根據(jù)5b/6b編碼的極性來(lái)決定4b的對(duì)應(yīng)的碼組,以及4b次態(tài)的極性,最后的RD的極性作為下次10b編碼的初始值,依次循環(huán)判斷,最后把4b和6b進(jìn)行拼接后輸出十位的LVDS數(shù)據(jù)流。

圖7 8b/10b實(shí)現(xiàn)流程圖

3.2.2 LVDS接收端8b/10b解碼

LVDS接收端解碼是發(fā)送端的逆過(guò)程,采用多對(duì)一的映射關(guān)系,分別通過(guò)對(duì)6b/5b和4b/3b解碼實(shí)現(xiàn)[6]。該部分需要外部基準(zhǔn)時(shí)鐘來(lái)恢復(fù)時(shí)鐘信號(hào),在對(duì)遠(yuǎn)程數(shù)據(jù)進(jìn)行解碼時(shí)為保證解碼的正確可靠性,外部提供了嚴(yán)格基準(zhǔn)時(shí)鐘源頻率,并對(duì)時(shí)鐘進(jìn)行抖動(dòng)控制。在解碼后對(duì)8b進(jìn)行校驗(yàn),判斷是否產(chǎn)生誤碼,如果校驗(yàn)正確,則輸出有效數(shù)據(jù)。

4 可靠性結(jié)果驗(yàn)證

采用7段15 m屏蔽雙絞線,通過(guò)J14H系列的連接器串接成105 m的電纜網(wǎng),通過(guò)LVDS接口連接地面綜合測(cè)試臺(tái)和彈上采編存儲(chǔ)設(shè)備。通過(guò)程序控制數(shù)據(jù)的傳輸速率分別為100 Mbit/s,200 Mbit/s,300 Mbit/s,400 Mbit/s,500 Mbit/s,分別對(duì)加8b/10b編碼前后進(jìn)行速率及誤碼率測(cè)試,測(cè)試結(jié)果如表1所示。

從測(cè)試結(jié)果可以分析得出,當(dāng)傳輸速率低于100 Mbit/s時(shí),硬件電路能保證傳輸?shù)目煽啃?當(dāng)傳輸速率大于100 Mbit/s時(shí),誤碼率隨著速率的增大而增加。在邏輯設(shè)計(jì)上加入8b/10b編碼后,能有保證400 Mbit/s,遠(yuǎn)程數(shù)據(jù)傳輸?shù)目煽啃浴?/p>

表1

5 結(jié)束語(yǔ)

針對(duì)高速數(shù)據(jù)在傳輸過(guò)程可靠性低的問(wèn)題,從硬件電路上,對(duì)LVDS信號(hào)做預(yù)處理和信號(hào)補(bǔ)償,同時(shí)在邏輯設(shè)計(jì)上,采用8b/10b編碼,優(yōu)化了數(shù)據(jù)傳輸?shù)目煽啃浴Ｍㄟ^(guò)LVDS接口,在105 m彈上電纜網(wǎng)或者2 km光纖上,以400 Mbit/s的速度傳輸全“0”,全“1”,以及遞增數(shù),遞減數(shù)等數(shù)據(jù),可實(shí)現(xiàn)零誤碼傳輸。

[1] 馬將,任勇鋒,李圣昆,等. LVDS遠(yuǎn)程傳輸中繼電路的設(shè)計(jì)應(yīng)用[J]. 通信技術(shù),2010,43(1):26-28,31.

[2] 張?zhí)煳?劉文怡. 基于LVDS和PCI接口的高速圖像傳輸系統(tǒng)設(shè)計(jì)[J]. 電子技術(shù)應(yīng)用,2014,40(7):51-53,60.

[3] 任勇峰,彭巧君,劉占峰,等. 基于FPGA的CPCI高速讀數(shù)接口設(shè)計(jì)[J]. 電子器件,2015,38(1):148-151.

[4] 李輝景,王淑琴,任勇峰,等. 基于CRC校驗(yàn)的高速長(zhǎng)線LVDS傳輸設(shè)計(jì)[J]. 電子器件,2015,38(6):1346-1351.

[5] 來(lái)衛(wèi)國(guó). 10位BLVDS串化器DS92LV1023和解串器DS92LV1224的原理及應(yīng)用[J]. 國(guó)外電子元器件,2002(8):45-47.

[6] 方平,丁凡,李其朋,等. 基于PCI總線的高速圖像數(shù)據(jù)通道的研究[J]. 傳感技術(shù)學(xué)報(bào),2006,19(3):690-693.

[7] 許軍,許西榮. PCI-Express中8b/10b編碼解碼器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 微電子學(xué)與計(jì)算機(jī),2006(3):37-39.

[8] 孫科達(dá),石旭剛,史故臣,等. 一種新的8B/10B編解碼方案設(shè)計(jì)與實(shí)現(xiàn)[J]. 光通信技術(shù),2009,33(7):27-30.

[9] 武小強(qiáng),田小平. 一種基于FPGA的8B/10B編解碼電路的設(shè)計(jì)與實(shí)現(xiàn)[J]. 西安郵電學(xué)院學(xué)報(bào),2010,15(5):27-29,52.

Design of High Reliability Remote Data Transmission System*

LIZhihua,ZHAODongqing*,ZHENGuoyong,LIUDonghai

(Key Laboratory of Instrumentation Science and Dynamic Measurement,Ministry of Education,Science and Technology on Electronic Test and Measurement Laboratory,North University of China,Taiyuan 030051,Chain)

Focused on the low reliable problem of data existing in high-speed and long-distance transmission system,a method based on long transmission of LVDS and 8b/10b encoding is proposed. LVDS is designed as high speed data transmission interface,the equalization circuit is adopted to compensate loss of remote transmission;8b/10b coding is realized on logic design which achieves the equilibrium of DC transmission and stability improvement in data transmission. The experiment proves that the system works stable,and realizes the rate of 400 Mbit/s of serial data transmission via 100 m shielded twisted-pair or 2 km optical fiber transmission line.

high-speed transmission;LVDS reliability;low error rate;8b/10b encoding

項(xiàng)目來(lái)源:國(guó)家自然科學(xué)基金項(xiàng)目(51275492)

2016-05-07 修改日期:2016-06-08

C:6210

10.3969/j.issn.1005-9490.2017.02.045

TP274

A

1005-9490(2017)02-0490-05